PCB
设计指南
PCB电路板高速
高速PCB设计指南之一
第一篇PCB布线
在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的，在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。PCB布线有单面布线、双面布线及多层布线。布线的方式也有两种：自动布线及交互式布线，在自动布线之前，可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行，以免产生反射干扰。必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。
自动布线的布通率，依赖于良好的布局，布线规则可以预先设定，包括走线的弯曲次数、导通孔的数目、步进的数目等。一般先进行探索式布经线，快速地把短线连通，然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。并试着重新再布线，以改进总体效果。
对目前高密度的PCB设计已感觉到贯通孔不太适应了，它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用，还省出许多布线通道使布线过程完成得更加方便，更加流畅，更为完善，PCB板的设计过程是一个复杂而又简单的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会，才能得到其中的真谛。
1电源、地线的处理
既使在整个PCB板中的布线完成得都很好，但由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。所以对
电、地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。
对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因，现只对降低式抑制噪音作以表述：
（1）、众所周知的是在电源、地线之间加上去耦电容。
（2）、尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线＞电源线＞信号线，通常信号线宽为：0.2～0.3mm,最经细宽度可达0.05～0.07mm,电源线为1.2～2.5mm
对数字电路的PCB可用宽的地导线组成一个回路,即构成一个地网来使用(模拟电路的地不能这样使用)
（3）、用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。或是做成多层板，电源，地线各占用一层。
2数字电路与模拟电路的共地处理
现在有许多PCB不再是单一功能电路（数字或模拟电路），而是由数字电路和模拟电路混合构成的。因此在布线时就需要考虑它们之间互相干扰问题，特别是地线上的噪音干扰。
数字电路的频率高，模拟电路的敏感度强，对信号线来说，高频的信号线尽可能远离敏感的模拟电路器件，对地线来说，整人PCB对外界只有一个结点，所以必须在PCB内部进行处理数、模共地的问题，而在板内部数字地和模拟地实际上是分开的它们之间互不相连，只是在PCB与外界连接的接口处（如插头等）。数
字地与模拟地有一点短接，请注意，只有一个连接点。也有在PCB上不共地的，这由系统设计来决定。
3信号线布在电（地）层上
在多层印制板布线时，由于在信号线层没有布完的线剩下已经不多，再多加层数就会造成浪费也会给生产增加一定的工作量，成本也相应增加了，为解决这个矛盾，可以考虑在电（地）层上进行布线。首先应考虑用电源层，其次才是地层。因为最好是保留地层的完整性。
4大面积导体中连接腿的处理
在大面积的接地（电）中，常用元器件的腿与其连接，对连接腿的处理需要进行综合的考虑，就电气性能而言，元件腿的焊盘与铜面满接为好，但对元件的焊接装配就存在一些不良隐患如：①焊接需要大功率加热器。②容易造成虚焊点。所以兼顾电气性能与工艺需要，做成十字花焊盘，称之为热隔离（heatshield）俗称热焊盘（Thermal），这样，可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少。多层板的接电（地）层腿的处理相同。
5布线中网络系统的作用
在许多CAD系统中，布线是依据网络系统决定的。网格过密，通路虽然有所增加，但步进太小，图场的数据量过大，这必然对设备的存贮空间有更高的要求，同时也对象计算机类电子产品的运算速度有极大的影响。而有些通路是无效的，如被元件腿的焊盘占用的或被安装孔、定们孔所占用的等。网格过疏，通路太少对布通率的影响极大。所以要有一个疏密合理的网格系统来支持布线的进行。
标准元器件两腿之间的距离为0.1英寸(2.54mm),所以网格系统的基础一般就定为0.1英寸(2.54mm)或小于0.1英寸的整倍数，如：0.05英寸、0.025英寸、0.02英寸等。
6设计规则检查（DRC）
布线设计完成后，需认真检查布线设计是否符合设计者所制定的规则，同时也需确认所制定的规则是否符合印制板生产工艺的需求，一般检查有如下几个方面：
（1）、线与线，线与元件焊盘，线与贯通孔，元件焊盘与贯通孔，贯通孔与贯通孔之间的距离是否合理，是否满足生产要求。
（2）、电源线和地线的宽度是否合适，电源与地线之间是否紧耦合（低的波阻抗）？在PCB中是否还有能让地线加宽的地方。
（3）、对于关键的信号线是否采取了最佳措施，如长度最短，加保护线，输入线及输出线被明显地分开。
（4）、模拟电路和数字电路部分，是否有各自的地线。 （5）后加在PCB中的图形（如图标、注标）是否会造成信号短路。 （6）对一些不理想的线形进行修改。
（7）、在PCB上是否加有工艺线？阻焊是否符合生产工艺的要求，阻焊尺寸是否合适，字符标志是否压在器件焊盘上，以免影响电装质量。
（8）、多层板中的电源地层的外框边缘是否缩小，如电源地层的铜箔露出板外容易造成短路。
第二篇PCB布局
在设计中，布局是一个重要的环节。布局结果的好坏将直接影响布线的效果，因此可以这样认为，合理的布局是PCB设计成功的第一步。
布局的方式分两种，一种是交互式布局，另一种是自动布局，一般是在自动布局的基础上用交互式布局进行调整，在布局时还可根据走线的情况对门电路进行再分配，将两个门电路进行交换，使其成为便于布线的最佳布局。在布局完成后，还可对设计文件及有关信息进行返回标注于原理图，使得PCB板中的有关信息与原理图相一致，以便在今后的建档、更改设计能同步起来,同时对模拟的有关信息进行更新，使得能对电路的电气性能及功能进行板级验证。
--考虑整体美观
一个产品的成功与否，一是要注重内在质量，二是兼顾整体的美观，两者都较完美才能认为该产品是成功的。
在一个PCB板上，元件的布局要求要均衡，疏密有序，不能头重脚轻或一头沉。
--布局的检查
印制板尺寸是否与加工图纸尺寸相符？能否符合PCB制造工艺要求？有无定位标记？
元件在二维、三维空间上有无冲突？
元件布局是否疏密有序，排列整齐？是否全部布完？
需经常更换的元件能否方便的更换？插件板插入设备是否方便？
热敏元件与发热元件之间是否有适当的距离？ 调整可调元件是否方便？
在需要散热的地方，装了散热器没有？空气流是否通畅？ 信号流程是否顺畅且互连最短？ 插头、插座等与机械设计是否矛盾？ 线路的干扰问题是否有所考虑？
第三篇高速PCB设计
（一）、电子系统设计所面临的挑战
随着系统设计复杂性和集成度的大规模提高，电子系统设计师们正在从事100MHZ以上的电路设计，总线的工作频率也已经达到或者超过50MHZ，有的甚至超过100MHZ。目前约50%的设计的时钟频率超过50MHz，将近20%的设计主频超过120MHz。
当系统工作在50MHz时，将产生传输线效应和信号的完整性问题；而当系统时钟达到120MHz时，除非使用高速电路设计知识，否则基于传统方法设计的PCB将无法工作。因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段。只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。
（二）、什么是高速电路
通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工
作在这个频率之上的电路已经占到了整个电子系统一定的份量（比如说１／３），就称为高速电路。
实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应。
信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的时间，如果传输时间小于1/2的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端。如果反射信号很强，叠加的波形就有可能会改变逻辑状态。
（三）、高速信号的确定
上面我们定义了传输线效应发生的前提条件，但是如何得知线延时是否大于1/2驱动端的信号上升时间？一般地，信号上升时间的典型值可通过器件手册给出，而信号的传播时间在PCB设计中由实际布线长度决定。下图为信号上升时间和允许的布线长度(延时)的对应关系。
PCB板上每单位英寸的延时为0.167ns.。但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。通常高速逻辑器件的信号上升时间大约为0.2ns。如果板上有GaAs芯片，则最大布线长度为7.62mm。
设Tr为信号上升时间，Tpd为信号线传播延时。如果Tr≥4Tpd，信号落在
安全区域。如果2Tpd≥Tr≥4Tpd，信号落在不确定区域。如果Tr≤2Tpd，信号落在问题区域。对于落在不确定区域及问题区域的信号，应该使用高速布线方法。
（四）、什么是传输线
PCB板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。串联电阻的典型值0.25-0.55ohms/foot，因为绝缘层的缘故，并联电阻阻值通常很高。将寄生电阻、电容和电感加到实际的PCB连线中之后，连线上的最终阻抗称为特征阻抗Zo。线径越宽，距电源/地越近，或隔离层的介电常数越高，特征阻抗就越小。如果传输线和接收端的阻抗不匹配，那么输出的电流信号和信号最终的稳定状态将不同，这就引起信号在接收端产生反射，这个反射信号将传回信号发射端并再次反射回来。随着能量的减弱反射信号的幅度将减小，直到信号的电压和电流达到稳定。这种效应被称为振荡，信号的振荡在信号的上升沿和下降沿经常可以看到。
（五）、传输线效应
基于上述定义的传输线模型，归纳起来，传输线会对整个电路设计带来以下效应。
·反射信号Reflectedsignals
·延时和时序错误Delay&Timingerrors ·多次跨越逻辑电平门限错误FalseSwitching ·过冲与下冲Overshoot/Undershoot ·串扰InducedNoise(orcrosstalk)
·电磁辐射EMIradiation 5.1反射信号
如果一根走线没有被正确终结(终端匹配)，那么来自于驱动端的信号脉冲在接收端被反射，从而引发不预期效应，使信号轮廓失真。当失真变形非常显著时可导致多种错误，引起设计失败。同时，失真变形的信号对噪声的敏感性增加了，也会引起设计失败。如果上述情况没有被足够考虑，EMI将显著增加，这就不单单影响自身设计结果，还会造成整个系统的失败。
反射信号产生的主要原因：过长的走线；未被匹配终结的传输线，过量电容或电感以及阻抗失配。 5.2延时和时序错误
信号延时和时序错误表现为：信号在逻辑电平的高与低门限之间变化时保持一段时间信号不跳变。过多的信号延时可能导致时序错误和器件功能的混乱。 通常在有多个接收端时会出现问题。电路设计师必须确定最坏情况下的时间延时以确保设计的正确性。信号延时产生的原因：驱动过载，走线过长。 5.3多次跨越逻辑电平门限错误
信号在跳变的过程中可能多次跨越逻辑电平门限从而导致这一类型的错误。多次跨越逻辑电平门限错误是信号振荡的一种特殊的形式，即信号的振荡发生在逻辑电平门限附近，多次跨越逻辑电平门限会导致逻辑功能紊乱。反射信号产生的原因：过长的走线，未被终结的传输线，过量电容或电感以及阻抗失配。 5.4过冲与下冲
过冲与下冲来源于走线过长或者信号变化太快两方面的原因。虽然大多数元件接收端有输入保护二极管保护，但有时这些过冲电平会远远超过元件电源电压范围，损坏元器件。 5.5串扰
串扰表现为在一根信号线上有信号通过时，在PCB板上与之相邻的信号线上就会感应出相关的信号，我们称之为串扰。
信号线距离地线越近，线间距越大，产生的串扰信号越小。异步信号和时钟信号更容易产生串扰。因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。 5.6电磁辐射
EMI(Electro-MagneticInterference)即电磁干扰，产生的问题包含过量的电磁辐射及对电磁辐射的敏感性两方面。EMI表现为当数字系统加电运行时，会对周围环境辐射电磁波，从而干扰周围环境中电子设备的正常工作。它产生的主要原因是电路工作频率太高以及布局布线不合理。目前已有进行EMI仿真的软件工具，但EMI仿真器都很昂贵，仿真参数和边界条件设置又很困难，这将直接影响仿真结果的准确性和实用性。最通常的做法是将控制EMI的各项设计规则应用在设计的每一环节，实现在设计各环节上的规则驱动和控制。
（六）、避免传输线效应的方法
针对上述传输线问题所引入的影响，我们从以下几方面谈谈控制这些影响的方法。
6.1严格控制关键网线的走线长度
如果设计中有高速跳变的边沿，就必须考虑到在PCB板上存在传输线效应的问题。现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则：如果采用CMOS或TTL电路进行设计，工作频率小于10MHz，布线长度应不大于7英寸。工作频率在50MHz布线长度应不大于1.5英寸。如果工作频率达到或超过75MHz布线长度应在1英寸。对于GaAs芯片最大的布线长度应为0.3英寸。如果超过这个标准，就存在传输线的问题。 6.2合理规划走线的拓扑结构
解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时，除非走线分支长度保持很短，否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下，PCB走线采用两种基本拓扑结构，即菊花链(DaisyChain)布线和星形(Star)分布。
对于菊花链布线，布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面，菊花链走线效果最好。但这种走线方式布通率最低，不容易100%布通。实际设计中，我们是使菊花链布线中分支长度尽可能短，安全的长度值应该是：StubDelay<=Trt*0.1.
例如，高速TTL电路中的分支端长度应小于1.5英寸。这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收
端信号的接收是不同步的。
星形拓扑结构可以有效的避免时钟信号的不同步问题，但在密度很高的PCB板上手工完成布线十分困难。采用自动布线器是完成星型布线的最好的方法。每条分支上都需要终端电阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算，也可通过CAD工具计算出特征阻抗值和终端匹配电阻值。
在上面的两个例子中使用了简单的终端电阻，实际中可选择使用更复杂的匹配终端。第一种选择是RC匹配终端。RC匹配终端可以减少功率消耗，但只能使用于信号工作比较稳定的情况。这种方式最适合于对时钟线信号进行匹配处理。其缺点是RC匹配终端中的电容可能影响信号的形状和传播速度。
串联电阻匹配终端不会产生额外的功率消耗，但会减慢信号的传输。这种方式用于时间延迟影响不大的总线驱动电路。串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度。
最后一种方式为分离匹配终端，这种方式匹配元件需要放置在接收端附近。其优点是不会拉低信号，并且可以很好的避免噪声。典型的用于TTL输入信号(ACT,HCT,FAST)。
此外，对于终端匹配电阻的封装型式和安装型式也必须考虑。通常SMD表面贴装电阻比通孔元件具有较低的电感，所以SMD封装元件成为首选。如果选择普通直插电阻也有两种安装方式可选：垂直方式和水平方式。
垂直安装方式中电阻的一条安装管脚很短，可以减少电阻和电路板间的热阻，使电阻的热量更加容易散发到空气中。但较长的垂直安装会增加电阻的电感。水
平安装方式因安装较低有更低的电感。但过热的电阻会出现漂移，在最坏的情况下电阻成为开路，造成PCB走线终结匹配失效，成为潜在的失败因素。 6.3抑止电磁干扰的方法
很好地解决信号完整性问题将改善PCB板的电磁兼容性(EMC)。其中非常重要的是保证PCB板有很好的接地。对复杂的设计采用一个信号层配一个地线层是十分有效的方法。此外，使电路板的最外层信号的密度最小也是减少电磁辐射的好方法，这种方法可采用\"表面积层\"技术\"Build-up\"设计制做PCB来实现。表面积层通过在普通工艺PCB上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现，电阻和电容可埋在表层下，单位面积上的走线密度会增加近一倍，因而可降低PCB的体积。PCB面积的缩小对走线的拓扑结构有巨大的影响，这意味着缩小的电流回路，缩小的分支走线长度，而电磁辐射近似正比于电流回路的面积；同时小体积特征意味着高密度引脚封装器件可以被使用，这又使得连线长度下降，从而电流回路减小，提高电磁兼容特性。 6.4其它可采用技术
为减小集成电路芯片电源上的电压瞬时过冲，应该为集成电路芯片添加去耦电容。这可以有效去除电源上的毛刺的影响并减少在印制板上的电源环路的辐射。 当去耦电容直接连接在集成电路的电源管腿上而不是连接在电源层上时，其平滑毛刺的效果最好。这就是为什么有一些器件插座上带有去耦电容，而有的器件要求去耦电容距器件的距离要足够的小。
任何高速和高功耗的器件应尽量放置在一起以减少电源电压瞬时过冲。
如果没有电源层，那么长的电源连线会在信号和回路间形成环路，成为辐射源和易感应电路。
走线构成一个不穿过同一网线或其它走线的环路的情况称为开环。如果环路穿过同一网线其它走线则构成闭环。两种情况都会形成天线效应(线天线和环形天线)。天线对外产生EMI辐射，同时自身也是敏感电路。闭环是一个必须考虑的问题，因为它产生的辐射与闭环面积近似成正比。 结束语
高速电路设计是一个非常复杂的设计过程，ZUKEN公司的高速电路布线算法(RouteEditor)和EMC/EMI分析软件(INCASES,Hot-Stage)应用于分析和发现问题。本文所阐述的方法就是专门针对解决这些高速电路设计问题的。此外，在进行高速电路设计时有多个因素需要加以考虑，这些因素有时互相对立。如高速器件布局时位置靠近，虽可以减少延时，但可能产生串扰和显著的热效应。因此在设计中，需权衡各因素，做出全面的折衷考虑；既满足设计要求，又降低设计复杂度。高速PCB设计手段的采用构成了设计过程的可控性，只有可控的，才是可靠的，也才能是成功的！
高速PCB设计指南之二
第一篇高密度(HD)电路的设计
本文介绍，许多人把芯片规模的ＢＧＡ封装看作是由便携式电子产品所需的空间的一个可行的解决方案，它同时满足这些产品更高功能与性能的要求。为便携式产品的高密度电路设计应该为装配工艺着想。 当为今天价值推动的市场开发电子产品时，性能与可靠性是最优先考虑的。为了在这个市场上竞争，开发者
还必须注重装配的效率，因为这样可以控制制造成本。电子产品的技术进步和不断增长的复杂性正产生对更高密度电路制造方法的需求。当设计要求表面贴装、密间距和向量封装的集成电路
ＩＣ
时，可能要求具
有较细的线宽和较密间隔的更高密度电路板。可是，展望未来，一些已经在供应微型旁路孔、序列组装电路板的公司正大量投资来扩大能力。这些公司认识到便携式电子产品对更小封装的目前趋势。单是通信与个人计算产品工业就足以领导全球的市场。
高密度电子产品的开发者越来越受到几个因素的挑战：物理须很精密
、和环境
复杂元件上更密的引脚间隔
、财力
贴装必
许多塑料封装吸潮，造成装配处理期间的破裂。物理因素也包括安装工艺的复杂性
与最终产品的可靠性。进一步的财政决定必须考虑产品将如何制造和装配设备效率。较脆弱的引脚元件，如０．５０与０．４０ｍｍａｔｐａｃｋ
０．０２０″与０．０１６″
引脚间距的ＳＱＦＰ
ｓｈｒｉｎｋｑｕａｄｆｌ
，可能在维护一个持续的装配工艺合格率方面向装配专家提出一个挑战。最成功的开发计划
是那些已经实行工艺认证的电路板设计指引和工艺认证的焊盘几何形状。
在环境上，焊盘几何形状可能不同，它基于所用的安装电子零件的焊接类型。可能的时候，焊盘形状应该以一种对使用的安装工艺透明的方式来定义。不管零件是安装在板的一面或两面、经受波峰、回流或其它焊接，焊盘与零件尺寸应该优化，以保证适当的焊接点与检查标准。虽然焊盘图案是在尺寸上定义的，并且因为它是印制板电路几何形状的一部分，它们受到可生产性水平和与电镀、腐蚀、装配或其它条件有关的公差的。生产性方面也与阻焊层的使用和在阻焊与导体图案之间的对齐定位有关。 1、焊盘的要求 国际电子技术委员会ｏｎ
ＩＥＣ
ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｔｒｏｔｅｃｈｎｉｃａｌｍｉｓｓｉ
的６１１８８标准认识到对焊接圆角或焊盘凸起条件的不同目标的需要。这个新的国际标准确认两个
为开发焊盘形状提供信息的基本方法：
１)．基于工业元件规格、电路板制造和元件贴装精度能力的准确资料。这些焊盘形状局限于一个特定的元件，有一个标识焊盘形状的编号。
２)．一些方程式可用来改变给定的信息，以达到一个更稳健的焊接连接，这是用于一些特殊的情况，在这些情况中用于贴装或安装设备比在决定焊盘细节时所假设的精度有或多或少的差别。
该标准为用于贴装各种引脚或元件端子的焊盘定义了最大、中等和最小材料情况。除非另外标明，这个标准
将所有三中“希望目标”标记为一级、二级或三级。
一级：最大－用于低密度产品应用，“最大”焊盘条件用于波峰或流动焊接无引脚的片状元件和有引脚的翅形元件。为这些元件以及向内的″Ｊ″型引脚元件配置的几何形状可以为手工焊接和回流焊接提供一个较宽的工艺窗口。
二级：中等－具有中等水平元件密度的产品可以考虑采用这个“中等”的焊盘几何形状。与ＩＰＣ－ＳＭ－７８２标准焊盘几何形状非常相似，为所有元件类型配置的中等焊盘将为回流焊接工艺提供一个稳健的焊接条件，并且应该为无引脚元件和翅形引脚类元件的波峰或流动焊接提供适当的条件。 三级：最小－具有高元件密度的产品
通常是便携式产品应用
可以考虑“最小”焊盘几何形状。最小焊盘
几何形状的选择可能不适合于所有的产品。在采用最小的焊盘形状之前，使用这应该考虑产品的条件，基于表格中所示的条件进行试验。
在ＩＰＣ－ＳＭ－７８２中所提供的以及在ＩＥＣ６１１８８中所配置的焊盘几何形状应该接纳元件公差和工艺变量。虽然在ＩＰＣ标准中的焊盘已经为使用者的多数装配应用提供一个稳健的界面，但是一些公司已经表示了对采用最小焊盘几何形状的需要，以用于便携式电子产品和其它独特的高密度应用。
国际焊盘标准(ＩＥＣ６１１８８)了解到更高零件密度应用的要求，并提供用于特殊产品类型的焊盘几何形状的信息。这些信息的目的是要提供适当的表面贴装焊盘的尺寸、形状和公差，以保证适当焊接圆角的足够区域，也允许对这些焊接点的检查、测试和返工。
图一和表一所描述的典型的三类焊盘几何形状是为每一类元件所提供的：最大焊盘(一级)、中等焊盘(二级)和最小焊盘(三级)。
图一、两个端子的、矩形电容与电阻元件的IEC标准可以不同以满足特殊产品应用 焊盘特性最大一级中等二级最小三级 脚趾-焊盘突出0.60.40.2 脚跟-焊盘突出0.00.00.0 侧面-焊盘突出0.10.00.0
开井余量0.50.250.05
圆整因素最近0.5最近0.05最近0.05 表一、矩形与方形端的元件 (陶瓷电容与电阻)(单位:mm)
焊接点的脚趾、脚跟和侧面圆角必须针对元件、电路板和贴装精度偏差的公差小的焊接点或焊盘突出是随着公差变量而增加的（表二）。
图二、带状翅形引脚元件的IEC标准定义了三种可能的变量以满足用户的应用 焊盘特性最大一级中等二级最小三级 脚趾-焊盘突出0.80.50.2 脚跟-焊盘突出0.50.350.2 侧面-焊盘突出0.050.050.03 开井余量0.50.250.05
圆整因素最近0.5最近0.05最近0.05 表二、平带L形与翅形引脚 (大于0.625mm的间距)(单位:mm)
如果这些焊盘的用户希望对贴装和焊接设备有一个更稳健的工艺条件，那么分析中的个别元素可以改变到新的所希望的尺寸条件。这包括元件、板或贴装精度的扩散，以及最小的焊接点或焊盘突出的期望（表３，４，５和６）。
用于焊盘的轮廓公差方法的方式与元件的类似。所有焊盘公差都是要对每一个焊盘以最大尺寸提供一个预计的焊盘图形。单向公差是要减小焊盘尺寸，因此得当焊接点形成的较小区域。为了使开孔的尺寸标注系统容易，焊盘是跨过内外极限标注尺寸的。
在这个标准中，尺寸标注概念使用极限尺寸和几何公差来描述焊盘允许的最大与最小尺寸。当焊盘在其最大
平方和
。如图二所示，最
尺寸时，结果可能是最小可接受的焊盘之间的间隔；相反，当焊盘在其最小尺寸时，结果可能是最小的可接受焊盘，需要达到可靠的焊接点。这些极限允许判断焊盘通过／不通过的条件。
假设焊盘几何形状是正确的，并且电路结构的最终都满足所有规定标准，焊接缺陷应该可以减少；尽管如此，焊接缺陷还可能由于材料与工艺变量而发生。为密间距
ｆｉｎｅｐｉｔｃｈ
开发焊盘的设计者必须建立
或至少
的材料条
一个可靠的焊接连接所要求的最小脚尖与脚跟，以及在元件封装特征上允许最大与最小件。
表三、J形引脚(单位:mm)
焊盘特性最大一级中等二级最小三级 脚趾-焊盘突出0.20.20.2 脚跟-焊盘突出0.80.60.4 侧面-焊盘突出0.10.050.0 开井余量1.50.80.2
圆整因素最近0.5最近0.05最近0.05 表四、圆柱形端子（MELF）(单位:mm) 焊盘特性最大一级中等二级最小三级 脚趾-焊盘突出1.00.40.2 脚跟-焊盘突出0.20.10.0 侧面-焊盘突出0.20.10.0 开井余量0.20.250.25
圆整因素最近0.5最近0.05最近0.05 表五、只有底面的端子(单位:mm) 焊盘特性最大一级中等二级最小三级
脚趾-焊盘突出0.20.10 脚跟-焊盘突出0.20.10 侧面-焊盘突出0.20.10 开井余量0.250.10.05
圆整因素最近0.5最近0.05最近0.05 表六、内向L形带状引脚(单位:mm) 焊盘特性最大一级中等二级最小三级 脚趾-焊盘突出0.10.10.0 脚跟-焊盘突出1.00.50.2 侧面-焊盘突出0.10.10.1 开井余量0.50.250.05
圆整因素最近0.5最近0.05最近0.05 2、BGA与CAP
ＢＧＡ封装已经发展到满足现在的焊接安装技术。塑料与陶瓷ＢＧＡ元件具有相对广泛的接触间距（１．５０，１．２７和１．００ｍｍ），而相对而言，芯片规模的ＢＧＡ栅格间距为０．５０，０．６０和０．８０ｍｍ。ＢＧＡ与密间距ＢＧＡ元件两者相对于密间距引脚框架封装的ＩＣ都不容易损坏，并且ＢＧＡ标准允许选择性地减少接触点，以满足特殊的输入／输出（Ｉ／Ｏ）要求。当为ＢＧＡ元件建立接触点布局和引线排列时，封装开发者必须考虑芯片设计以及芯片块的尺寸和形状。在技术引线排列时的另一个要面对的问题是芯片的方向
芯片模块的焊盘向上或向下
。芯片模块“面朝上”的结构通常是当供应商正在使用ＣＯＢ
（ｃｈｉｐ－ｏｎ－ｂｏａｒｄ）（内插器）技术时才采用的。
元件构造，以及在其制造中使用的材料结合，不在这个工业标准与指引中定义。每一个制造商都将企图将其特殊的结构胜任用户所定义的应用。例如
消费产品可能有一个相对良好的工作环境，而工业或汽车应用的
产品经常必须运行在更大的压力条件下。取决于制造ＢＧＡ所选择材料的物理特性，可能要使用到倒装芯片
或引线接合技术。因为芯片安装结构是刚性材料，芯片模块安装座一般以导体定中心，信号从芯片模块焊盘走入接触球的排列矩阵。
在该文件中详细叙述的栅格阵列封装外形在ＪＥＤＥＣ的９５出版物中提供。方形ＢＧＡ，ＪＥＤＥＣＭＳ－０２８定义一种较小的矩形塑料ＢＧＡ元件类别，接触点间隔为１．２７ｍｍ。该矩阵元件的总的外形规格允许很大的灵活性，如引脚间隔、接触点矩阵布局与构造。ＪＥＤＥＣＭＯ－１５１定义各种塑料封装的ＢＧＡ。方形轮廓覆盖的尺寸从７．０－５０．０，三种接触点间隔－１．５０，１．２７和１．００ｍｍ。 球接触点可以单一的形式分布，行与列排列有双数或单数。虽然排列必须保持对整个封装外形的对称，但是各元件制造商允许在某区域内减少接触点的位置。 3、芯片规模的BGA变量
针对“密间距”和“真正芯片大小”的ＩＣ封装，最近开发的ＪＥＤＥＣＢＧＡ指引提出许多物理属性，并为封装供应商提供“变量”形式的灵活性。ＪＥＤＥＣＪＣ－１１批准的第一份对密间距元件类别的文件是注册外形ＭＯ－１９５，具有基本０．５０ｍｍ间距接触点排列的统一方形封装系列。
封装尺寸范围从４．０－２１．０ｍｍ，总的高度(定义为“薄的轮廓”)到从贴装表面最大为１．２０ｍｍ。下面的例子代表为将来的标准考虑的一些其它变量。
球间距与球尺寸将也会影响电路布线效率。许多公司已经选择对较低Ｉ／Ｏ数的ＣＳＰ不采用０．５０ｍｍ间距。较大的球间距可能减轻最终用户对更复杂的印刷电路板(ＰＣＢ)技术的需求。
０．５０ｍｍ的接触点排列间隔是ＪＥＤＥＣ推荐最小的。接触点直径规定为０．３０ｍｍ，公差范围为最小０．２５、最大０．３５ｍｍ。可是大多数采用０．５０ｍｍ间距的ＢＧＡ应用将依靠电路的次表面布线。直径上小至０．２５ｍｍ的焊盘之间的间隔宽度只够连接一根０．０８ｍｍ（０．００３″）宽度的电路。将许多多余的电源和接地触点分布到矩阵的周围，这样将提供对排列矩阵的有限渗透。这些较高Ｉ／Ｏ数的应用更可能决定于多层、盲孔或封闭的焊盘上的电镀旁路孔(ｖｉａ－ｏｎ－ｐａｄ)技术。 4、考虑封装技术
元件的环境与电气性能可能是与封装尺寸一样重要的问题。用于高密度、高Ｉ／Ｏ应用的封装技术首先必须满足环境标准。例如，那些使用刚性内插器(ｉｎｔｅｒｐｏｓｅｒ)结构的、由陶瓷或有机基板制造的不能紧
密地配合硅芯片的外形。元件四周的引线接合座之间的互连必须流向内面。μＢＧＡ*封装结构的一个实际优势是它在硅芯片模块外形内提供所有电气界面的能力。
μＢＧＡ使用一种高级的聚酰胺薄膜作为其基体结构，并且使用半加成铜电镀工艺来完成芯片上铝接合座与聚酰胺内插器上球接触座之间的互连。依顺材料的独特结合使元件能够忍受极端恶劣的环境。这种封装已经由一些主要的ＩＣ制造商用来满足具有广泛运作环境的应用。
超过２０家主要的ＩＣ制造商和封装服务提供商已经采用了μＢＧＡ封装。定义为“面朝下”的封装，元件外形密切配合芯片模块的外形，芯片上的铝接合焊盘放于朝向球接触点和ＰＣＢ表面的位置。这种结构在工业中有最广泛的认同，因为其建立的基础结构和无比的可靠性。μＢＧＡ封装的材料与引脚设计的独特系统是在物理上顺应的，补偿了硅芯片与ＰＣＢ结构的温度膨胀系统的较大差别。 5、安装座计划
推荐给ＢＧＡ元件的安装座或焊盘的几何形状通常是圆形的，可以调节直径来满足接触点间隔和尺寸的变化。焊盘直径应该不大于封装上接触点或球的直径，经常比球接触点规定的正常直径小１０％。在最后确定焊盘排列与几何形状之前，参考ＩＰＣ－ＳＭ－７８２第１４．０节或制造商的规格。 有两种方法用来定义安装座：定义焊盘或铜，定义阻焊，如图三所示。 图三、ＢＧＡ的焊盘可以通过化学腐蚀的图案来界定， 无阻焊层或有阻焊层叠加在焊盘圆周上（阻焊层界定）
铜定义焊盘图形－通过腐蚀的铜界定焊盘图形。阻焊间隔应该最小离腐蚀的铜焊盘０．０７５ｍｍ。对要求间隔小于所推荐值的应用，咨询印制板供应商。
阻焊定义焊盘图形－如果使用阻焊界定的图形，相应地调整焊盘直径，以保证阻焊的覆盖。
ＢＧＡ元件上的焊盘间隔活间距是“基本的”，因此是不累积的；可是，贴装精度和ＰＣＢ制造公差必须考虑。如前面所说的，ＢＧＡ的焊盘一般是圆形的、阻焊界定或腐蚀
阻焊脱离焊盘
界定的。虽然较大间距
的ＢＧＡ将接纳电路走线的焊盘之间的间隔，较高Ｉ／Ｏ的元件将依靠电镀旁路孔来将电路走到次表面层。表七所示的焊盘几何形状推荐一个与名义标准接触点或球的直径相等或稍小的直径。 表七、BGA元件安装的焊盘图形
接触点间距
（基本的）标准球直径焊盘直径(mm) 最小名义最大最小-最大 0.050.250.300.350.25-0.30 0.650.250.300.350.25-0.30 0.650.350.400.450.35-0.40 0.800.250.300.350.25-0.30 0.800.350.400.450.35-0.40 0.800.450.500.550.40-0.50 1.000.550.600.650.50-0.60 1.270.700.750.800.60-0.70 1.500.700.750.800.60-0.70
有些公司企图为所有密间距的ＢＧＡ应用维持一个不变的接触点直径。可是，因为一些０．６５与０．８０ｍｍ接触点间距的元件制造商允许随意的球与接触点直径的变化，设计者应该在制定焊盘直径之前参考专门的供应商规格。较大的球与焊盘的直径可能较高Ｉ／Ｏ元件的电路布线。一些ＢＧＡ元件类型的焊盘几何形状可能不允许宽度足够容纳不止一条或两条电路的间隔。例如，０．５０ｍｍ间距的ＢＧＡ将不允许甚至一条大于０．００２″或０．００３″的电路。那些采用密间距ＢＧＡ封装变量的可能发现焊盘中的旁路孔(微型旁路孔)更加实际，特别如果元件密度高，必须减少电路布线。 6、装配工艺效率所要求的特征
为了采纳对密间距表面贴装元件(ＳＭＤ)的模板的精确定位，要求一些视觉或摄像机帮助的对中方法。全局定位基准点是用于准确的锡膏印刷的模板定位和在精确的ＳＭＤ贴装中作为参考点。模板印刷机的摄相机系统自动将板对准模板，达到准确的锡膏转移。
对于那些使用模板到电路板的自动视觉对中的系统，电路板的设计者必须在焊盘层的设计文件中提供至少两
个全局基准点（图四）。在组合板的每一个装配单元内也必须提供局部基准点目标，以帮助自动元件贴装。另外，对于每一个密间距ＱＦＰ、ＴＳＯＰ和高Ｉ／Ｏ密间距ＢＧＡ元件，通常提供一或两个目标。 在所有位置推荐使用一个基准点的尺寸。虽然形状和尺寸可以对不同的应用分别对待，但是大多数设备制造商都认同１．０ｍｍ（０．０４０″）直径的实心点。该点必须没有阻焊层，以保证摄相机可以快速识别。除了基准点目标外，电路板必须包含一些定位孔，用于二次装配有关的操作。组合板应该提供两或三个定位孔，每个电路板报单元提供至少两个定位孔。通常，装配专家规定尺寸（０．６５ｍｍ是常见的），应该指定无电镀孔。
至于在锡膏印刷模板夹具上提供的基准点，一些系统检测模板的定面，而另一些则检测底面。模板上的全局基准点只是半腐蚀在模板的表面，用黑树脂颜料填充。 7、指定表面最终涂层
为元件的安装选择专门类型的表面最终涂镀方法可以提高装配工艺的效率，但是也可能影响ＰＣＢ的制造成本。在铜箔上电镀锡或锡／铅合金作为抗腐蚀层是非常常见的制造方法。选择性地去掉铜箔的减去法
化学
腐蚀继续在ＰＣＢ工业广泛使用。因为锡／铅导线当暴露在１９５°Ｃ温度以上时变成液体，所以大多数使用回流焊接技术的表面贴装板都指定裸铜上的阻焊层(ＳＭＯＢＣ,ｓｏｌｄｅｒｍａｓｋｏｖｅｒｂａｒｅｃｏｐｐｅｒ)来保持阻焊材料下一个平坦均匀的表面。当处理ＳＭＯＢＣ板时，锡或锡／铅是化学剥离的，只留下铜导体和没有电镀的元件安装座。铜导体用环氧树脂或聚合物阻焊层涂盖，以防止对焊接有关工艺的暴露。虽然电路导线有阻焊层覆盖，设计者还必须为那些不被阻焊层覆盖的部分层。下面的例子是广泛使用在制造工业的合金电镀典型方法。
通常要求预处理安装座的应用是超密间距ＱＦＰ元件。例如，ＴＡＢ(ｔａｂｌｅａｕｔｏｍａｔｅｄｂｏｎｄ)元件可能具有小于０．２５ｍｍ的引脚间距。通过在这些座上提供７００－８００μ″的锡／铅合金，装配专家可以上少量的助焊剂、贴装零件和使用加热棒、热风、激光或软束线光源来回流焊接该元件。在特殊的安装座上选择性地电镀或保留锡／铅合金将适用于超密间距ＴＡＢ封装的回流焊接。
使用热风均匀法，锡／铅在上阻焊层之后涂镀在电路板上。该工艺是，电镀的板经过清洗、上助焊剂和浸入熔化的焊锡中，当合金还是液体状态的时候，多余的材料被吹离表面，留下合金覆盖的表面。热风焊锡均匀ＨＡＳＬ(ｈｏｔａｉｒｓｏｌｄｅｒｌｅｖｅｌｉｎｇ)电镀工艺广泛使用，一般适合于回流焊接装配工
元件安装座
指定表面涂
艺；可是，焊锡量与平整度的不一致可能不适合于使用密间距元件的电路板。
密间距的ＳＱＦＰ、ＴＳＯＰ和ＢＧＡ元件要求非常均匀和平整的表面涂层。作为控制在密间距元件的安装座上均匀锡膏量的方法，表面必须尽可能地平整。为了保证平整度，许多公司在铜箔上使用镍合金，接着一层很薄的金合金涂层，来去掉氧化物。
在阻焊涂层工艺之后，在暴露的裸铜上使用无电镀镍／金。用这个工艺，制造商通常将使用锡／铅电镀图案作为抗腐蚀层，在腐蚀之后剥离锡／铅合金，但是不是对暴露的安装座和孔施用焊锡合金，而是电路板浸镀镍／金合金。
按照ＩＰＣ－２２２１标准《印制板设计的通用标准》，推荐的无电镀镍厚度是２．５－５．０μｍ(至少１．３μｍ)，而推荐的浸金厚度为０．０８－０．２３μｍ。
有关金的合金与焊接工艺的一句话忠告：如果金涂层厚度超过０．８μｍ（３μ″），那么金对锡／铅比率可能引起最终焊接点的脆弱。脆弱将造成温度循环中的过分开裂或装配后的板可能暴露到的其它物理应力。 8、合金电镀替代方案
在上阻焊层之后给板增加焊锡合金是有成本代价的，并且给基板遭受极大的应力条件。例如用锡／铅涂层，板插入熔化的焊锡中，然后抽出和用强风将多余的锡／铅材料去掉。温度冲击可能导致基板结构的脱层、损坏电镀孔和可能影响长期可靠性的缺陷。Ｎｉ／Ａｕ涂镀，虽然应力较小，但不是所有电路板制造商都有的一种技术。作为对电镀的另一种选择，许多公司已经找到成功的、有经济优势的和平整的安装表面的方法，这就是有机保护层或在裸铜上与上助焊剂涂层。
作为阻止裸铜安装座和旁通孔／测试焊盘上氧化增长的一个方法，将一种特殊的保护剂或阻化剂涂层应用到板上。诸如苯并（Ｂｅｎｚｏｔｒｉａｚｏｌｅ）和咪唑（Ｉｍｉｄａｚｏｌｅ）这些有机／氮涂层材料被用来取代上面所描述的合金表面涂层，可从几个渠道购买到，不同的商标名称。在北美洲，广泛使用的一种产品是ＥＮＴＥＫＰＬＵＳＣＵ－１０６Ａ。这种涂层适合于大多数有机助焊焊接材料，在对装配工艺中经常遇到的三、四次高温暴露之后仍有保护特征。多次暴露的能力是重要的。当ＳＭＤ要焊接到装配的主面和第二面的时候，会发生两次对回流焊接温度的暴露。混合技术典型的多次装配步骤也可能包括对波峰焊接或其它焊接工艺的暴露。 9、一般成本考虑
与ＰＣＢ电镀或涂镀有关的成本不总是详细界定的。一些供应商感觉方法之间的成本差别占总的单位成本中的很小部分，所以界不界定是不重要的。其他的可能对不是其能力之内的成本有一个额外的费用，因为板必须送出去最后加工。例如，在加州的一家公司将板发送给在德州的一家公司进行Ｎｉ／Ａｕ电镀。这个额外处理的费用可能没有清晰地界定为对客户的一个额外开支；可是，总的板成本受到影响。
每一个电镀和涂镀工艺都有其优点与缺点。设计者与制造工程师必须通过试验或工艺效率评估仔细地权衡每一个因素。在指定ＰＣＢ制造是必须考虑的问题都有经济以及工艺上的平衡。对于细导线、高元件密度或密间距技术与μＢＧＡ，平整的外形是必须的。焊盘表面涂层可以是电镀的或涂敷的，但必须考虑装配工艺与经济性。
在所有涂敷和电镀的选择中，Ｎｉ／Ａｕ是最万能的(只要金的厚度低于５μ″)。电镀工艺比保护性涂层好的优势是货架寿命、永久性地覆盖在那些不暴露到焊接工艺的旁路孔或其它电路特征的铜上面、和抗污染。虽然表面涂层特性之间的平衡将影响最终选择，但是可行性与总的ＰＣＢ成本最可能决定最后的选择。在北美，ＨＡＳＬ工艺传统上主宰ＰＣＢ工业，但是表面的均匀性难于控制。对于密间距元件的焊接，一个受控的装配工艺取决于一个平整均匀的安装座。密间距元件包括ＴＳＯＰ、ＳＱＦＰ和μＢＧＡ元件族。如果密间距元件在装配中不使用，使用ＨＡＳＬ工艺是可行的选择。 10、阻焊层（sldermask)要求
阻焊层在控制回流焊接工艺期间的焊接缺陷中的角色是重要的，ＰＣＢ设计者应该尽量减小焊盘特征周围的间隔或空气间隙。虽然许多工艺工程师宁可阻焊层分开板上所有焊盘特征，但是密间距元件的引脚间隔与焊盘尺寸将要求特殊的考虑。虽然在四边的ＱＦＰ上不分区的阻焊层开口或窗口可能是可接受的，但是控制元件引脚之间的锡桥可能更加困难。对于ＢＧＡ的阻焊层，许多公司提供一种阻焊层，它不接触焊盘，但是覆盖焊盘之间的任何特征，以防止锡桥。多数表面贴装的ＰＣＢ以阻焊层覆盖，但是阻焊层的涂敷，如果厚度大于０．０４ｍｍ（０．００１５″），可能影响锡膏的应用。表面贴装ＰＣＢ，特别是那些使用密间距元件的，都要求一种低轮廓感光阻焊层。阻焊材料必须通过液体
湿
工艺或者干薄膜叠层来使用。干薄膜阻焊
材料是以０．０７－０．１０ｍｍ（０．００３－０．００４″）厚度供应的，可适合于一些表面贴装产品，但是这种材料不推荐用于密间距应用。很少公司提供薄到可以满足密间距标准的干薄膜，但是有几家公司可以提供液体感光阻焊材料。通常，阻焊的开口应该比焊盘大０．１５ｍｍ（０．００６″）。这允许在焊盘所有边上０．０７ｍｍ(０．００３″)的间隙。低轮廓的液体感光阻焊材料是经济的，通常指定用于表面贴装应
用，提供精确的特征尺寸和间隙。 结论
密间距(ｆｉｎｅ－ｐｉｔｃｈ)、ＢＧＡ和ＣＳＰ的装配工艺可以调整到满足可接受的效率水平，但是弯曲的引脚和锡膏印刷的不持续性经常给装配工艺合格率带来麻烦。虽然使用小型的密间距元件提供布局的灵活性，但是将很复杂的多层基板报上的元件推得更近，可能牺牲可测试性和修理。ＢＧＡ元件的使用已经提供较高的装配工艺合格率和更多的布局灵活性，提供较紧密的元件间隔与较短的元件之间的电路。一些公司正企图将几个电路功能集成到一两个多芯片的ＢＧＡ元件中来释放面积的。用户化的或专用的ＩＣ可以缓解ＰＣＢ的栅格，但是较高的Ｉ／Ｏ数与较密的引脚间距一般都会迫使设计者使用更多的电路层，因此增加ＰＣＢ制造的复杂性与成本。
芯片规模的ＢＧＡ封装被许多人看作是新一代手持与便携式电子产品空间的可行答案。许多公司也正在期待改进的功能以及更高的性能。当为这些元件选择最有效的接触点间距时，必须考虑硅芯片模块的尺寸、信号的数量、所要求的电源与接地点和在印制板上采用这些元件时的实际。虽然密间距的芯片规模(ｃｈｉｐｓｃａｌｅ)与芯片大小的元件被看作是新出现的技术，但是主要的元件供应商和几家主要的电子产品制造商已经采用了一两种ＣＳＰ的变化类型。在较小封装概念中的这种迅速增长是必须的，它满足产品开发商对减小产品尺寸、增加功能并且提高性能的需求。
第二篇抗干扰3（部分）
提高敏感器件的抗干扰性能
提高敏感器件的抗干扰性能是指从敏感器件这边考虑尽量减少对干扰噪声 的拾取，以及从不正常状态尽快恢复的方法。 提高敏感器件抗干扰性能的常用措施如下：
（1）布线时尽量减少回路环的面积，以降低感应噪声。
（2）布线时，电源线和地线要尽量粗。除减小压降外，更重要的是降低耦 合噪声。
（3）对于单片机闲置的I/O口，不要悬空，要接地或接电源。其它IC的闲置 端在不改变系统逻辑的情况下接地或接电源。
（4）对单片机使用电源监控及看门狗电路，如：IMP809，IMP706，IMP813， X25043，X25045等，可大幅度提高整个电路的抗干扰性能。
（5）在速度能满足要求的前提下，尽量降低单片机的晶振和选用低速数字 电路。
（6）IC器件尽量直接焊在电路板上，少用IC座。
第三篇印制电路板的可靠性设计-去耦电容配置
在直流电源回路中，负载的变化会引起电源噪声。例如在数字电路中，当电路从一个状态转换为另一种状态时，就会在电源线上产生一个很大的尖峰电流，形成瞬变的噪声电压。配置去耦电容可以抑制因负载变化而产生的噪声，是印制电路板的可靠性设计的一种常规做法，配置原则如下：
●电源输入端跨接一个10～100uF的电解电容器，如果印制电路板的位置允许，采用100uF以上的电解电容器的抗干扰效果会更好。
●为每个集成电路芯片配置一个0.01uF的陶瓷电容器。如遇到印制电路板空间小而装不下时，可每4～10个芯片配置一个1～10uF钽电解电容器，这种器件的高频阻抗特别小，在500kHz～20MHz范围内阻抗小于1Ω，而且漏电流很小（0.5uA以下）。
●对于噪声能力弱、关断时电流变化大的器件和ROM、RAM等存储型器件，应在芯片的电源线（Vcc）和地线（GND）间直接接入去耦电容。
●去耦电容的引线不能过长，特别是高频旁路电容不能带引线。
第四篇电磁兼容性和PCB设计约束（缺具体数据）
PCB布线对PCB的电磁兼容性影响很大，为了使PCB上的电路正常工作，应根据本文所述的约束条件来优化布线以及元器件/接头和某些IC所用去耦电路的布局
（一）、PCB材料的选择
通过合理选择PCB的材料和印刷线路的布线路径，可以做出对其它线路耦合低的传输线。当传输线导体间的距离d小于同其它相邻导体间的距离时，就能做到更低的耦合，或者更小的串扰（见《电子工程专辑》2000年第1期\"应用指南\"）。
设计之前，可根据下列条件选择最经济的PCB形式： 对EMC的要求 ·印制板的密集程度 ·组装与生产的能力 ·CAD系统能力 ·设计成本 ·PCB的数量 ·电磁屏蔽的成本
当采用非屏蔽外壳产品结构时，尤其要注意产品的整体成本/元器件封装/管脚样式、PCB形式、电磁场屏蔽、构造和组装），在许多情况下，选好合适的PCB形式可以不必在塑胶外壳里加入金属屏蔽盒。
为了提高高速模拟电路和所有数字应用的抗扰性同时减少有害辐射，需要用到传输线技术。根据输出信号的转换情况，S-VCC、S-VEE及VEE-VCC之间的传输线需要表示出来，如图1所示。 信号电流由电路输出级的对称性决定。对MOS而言IOL=IOH,而对TTL而言IOL＞IOH. 功能/逻辑类型ZO(Ω) 电源（典型值）＜＜10 ECL逻辑50 TTL逻辑100 HC(T)逻辑200
表1：几种信号路径的传输线阻抗ZO。
逻辑器件类型和功能上的原因决定了传输线典型特征阻抗ZO，如表1所示。 图1：显示三种特定传输线的（数字）IC之间典型互联图 图2：IC去耦电路。 图3：正确的去耦电路块
表2：去耦电容Cdec..的推荐值。 逻辑电路噪声容限
（二）、信号线路及其信号回路
传送信号的线路要与其信号回路尽可能靠近，以防止这些线路包围的环路区域产生辐射，并降低环路感应电压的磁化系数。
一般情况下，当两条线路间的距离等于线宽时，耦合系数大约为0.5到0.6，线路的有效自感应从1μH/m降到0.4-0.5μH/m.
这就意味着信号回路电流的40％到50％自由地就流向了PCB上其它线路。
对两个（子）电路块间的每一块信号路径，无论是模拟的还是数字的，都可以用三种传输线来表示，如图1所示，其中阻抗可从表1得到。
TTL逻辑电路由高电平向低电平转换时，吸收电流会大于电源电流以，在这种情况下，通常将传输线定义在Vcc和S之间，而不是VEE和S之间。通过采用铁氧体磁环可完全控制信号线和信号回路线上的电流。 在平行导体情况下，传输线的特征阻抗会因为铁氧体而受到影响，而在同轴电缆的情况下，铁氧体只会对电缆的外部参数有影响。
因此，相邻线路应尽可能细，而上下排列的则相反（通常距离小于1.5mm/双层板中环氧树脂的厚度）。布线应使每条信号线和它的信号回路尽可能靠近（信号和电源布线均适用）。如果传输线导体间耦合不够，可采用铁氧体磁环。 （三）、IC的去耦
通常IC仅通过电容来达到去耦的目的，因为电容并不理想，所以会产生谐振。在大于谐振频率时，电容表现得象个电感，这就意味着di/dt受到了。电容的值由IC管脚间允许的电源电压波动来决定，根据资深设计人员的实践经验，电压波动应小于信号线最坏状况下的噪声容限的25％，下面公式可计算出每种逻辑系列输出门电路的最佳去耦电容值： I=c·dV/dt
表2给出了几种逻辑系列门电路在最坏情况下信号线噪声的容限，同时还给出每个输出级应加的去耦电容Cdec.的推荐值。 图4：PCB上环路的辐射
对快速逻辑电路来说，如果去耦电容含有很大串联电感（这种电感也许是由电容的结构、长的连接线或PCB的印制线路造成的），电容的值可能不再有用。这时则需要在尽可能靠近IC管脚的地方加入另外一个小陶瓷电容（100-100Pf）,与\"LF-\"去耦电容并联。陶瓷电容的谐振频率（包括到IC电源管脚的线路长度）应高于逻辑电路的带宽[1/(π.τr)],其中，τr是逻辑电路中电压的上升时间。
如果每个IC都有去耦电容，信号回路电流可选择最方便的路径，VEE或者VCC，这可以由传送信号的线路和电源线路间的互耦来决定。
在两个去耦电容（每个IC一个）和电源线路形成的电感Ltrace之间，会形成串联谐振电路，这种谐振只可以发生在低频（＜1MHz＝或谐振电路的Q值较低（＜2＝的情况下。
通过将高射频损耗扼流线圈串联在Vcc网络和要去耦的IC中，可使谐振频率保持在1MHz以下，如果射频损耗太低可通过并联或串联电阻来补偿（图2）。
扼流线圈应该总是采用封闭的内芯，否则它会成为一个射频发射器或磁场铁感应器。 例如：1MHz*1μHzZ1=6.28ΩRs=3.14ΩQ<2Rp=12.56Ω
大于谐振频率时，\"传输线\"的特征阻抗Z0（此时将IC的阻抗看作电源负载）等于：Z0=（Ltrace/Cdecoupling）的平方根
去耦电容的串联电感和连接线路的电感对射频电源电流分配没有多大影响，比如采用了一个1μH扼流线圈的情况。但它仍然会决定IC电源管脚间的电压波动，表3给出了电源信噪容限为25％时，推荐的最大电感值
Ltrace.根据图2所建议的去耦方法，两个IC间的传输线数量从3条减少到了1条（见图3）。 因此，对每个IC采用适当的去耦方法：Lchoke+Cdec.电路块间就只需定义一条传输线。
对于τr<3ns的高速逻辑电路，与去耦电容串联的全部电感必须要很低（见表3）。与电源管脚串联的50mm印制线路相当于一个50hH电感，与输出端的负载（典型值为50pF）一起决定了最小上升时间为3.2ns。如要求更快的上升时间，就必须缩短去耦电容的引脚。长度（最好无引脚）并缩短IC封装的引脚，例如可以用IC去耦电容，或最好采用将（电源）管脚在中间的IC与很小的3E间距（DIL）无引脚陶瓷电容相结合等方法来达到这一目的，也可以用带电源层和接地层的多层电路板。另外采用电源管脚在中间的SO封装还可得到进一步的改善。但是，使用快速逻辑电路时，应采用多层电路板。 （四）、根据辐射决定环路面积
无终点传输线的反射情况决定了线路的最大长度。由于对产品的EM辐射有强制性要求，因此环路区域的面积和线路长度都受到，如果采用非屏蔽外壳，这种将直接由PCB来实现。
注意：如果在异步逻辑电路设计中采用串联端接负载，必须要注意会出现准稳性，特别是对称逻辑输入电路无法确定输入信号是高还是低，而且可能会导致非定义输出情况。 图3：正确的去耦电路块。
对于频域中的逻辑信号，频谱的电流幅度在超出逻辑信号带宽（=1/π.τr）的频率上与频率的平方成反比。用角频率表示，环路的辐射阻抗仍随频率平方成正比。因而可计算出最大的环路面积，它由时钟速率或重复速率、逻辑信号的上升时间或带宽以及时域的电流幅度决定。电流波形由电压波形决定，电流半宽时间约等于电压的上升时间。
电流幅度可用角频率（=1/π.τr）表示为：I(f)=2.I.τr/T 其中：I=为时域电流幅度；T=为时钟速率的倒数，即周期； τr为电压的上升时间，约等于电流半宽时间τH。
从这一等式可计算出某种逻辑系列电路在某一时钟速率下最大环路面积，表5给出了相应的环路面积。最大环路面积由时钟速率、逻辑电路类型（=输出电流）和PCB上同时存在的开关环路数量n决定。
如果所用的时钟速率超过30MHz，就必须要采用多层电路板，在这种情况下，环氧树脂的厚度与层数有关，在60至300μm之间。只有当PCB上的高速时钟信号的数量有限时，通过采用层到层的线路进行仔细布线，也可在双层板上得到可以接受的结果。
注意：在这种情况下，如采用普通DIL封装，则会超过环路面积的，一定要有另外的屏蔽措施和适当的滤波。
所有连接到其它面板及部件的连接头必须尽可能相互靠近放置，这样在电缆中传导的共模电流就不会流入PCB电路中的线路，另外，PCB上参考点间的电压降也无法激励（天线）电缆。
为避免这种共模影响，必须使靠近接头的参考地和PCB上电路的接地层、接地网格或电路参考地隔开，如果可能，这些接地片应接到产品的金属外壳上。从这个接地片上，只有高阻器件如电感、电阻、簧片继电器和光耦合器可接在两个地之间。所有的接头要尽可能靠近放置，以防止外部电流流过PCB上的线路或参考地。 （五）、电缆及接头的正确选择
电缆的选择由流过电缆的信号幅度和频率成分决定。对于位于产品外部的电缆来说，如果传送10kHz以上时钟速率的数据信号，则一定要用到屏蔽（产品要求），屏蔽部分应在电缆的两端连接到地（金属外壳产品），这样能确保对电场和磁场都进行屏蔽。
如果用的是分开接地，则应连到\"接头地\"而不是\"电路地\"。
如果时钟速率在10kHz到1MHz之间，并且逻辑电路的上升时间尽可能保持低，将可以得到80％以上的光覆盖或小于10Nh/m的转移阻抗。如果时钟速率超过1MHz时，就需要更好的屏蔽电缆。 通常，除同轴电缆外，电缆的屏蔽不应用作为信号回路。
通过在信号输入/输出和地/参考点之间串入无源滤波器以减少射频成分，可以不必采用高质量屏蔽和相应接头。好的屏蔽电缆应配备合适的连接头。
高速PCB设计指南之三
第一篇改进电路设计规程提高可测试性
随着微型化程度不断提高，元件和布线技术也取得巨大发展，例如BGA外壳封装的高集成度的微型IC，以及导体之间的绝缘间距缩小到0.5mm，这些仅是其中的两个例子。电子元件的布线设计方式，对以后制作流程中的测试能否很好进行，影响越来越大。下面介绍几种重要规则及实用提示。
通过遵守一定的规程（DFT-DesignforTestability，可测试的设计），可以大大减少生产测试的准备和实施费用。这些规程已经过多年发展，当然，若采用新的生产技术和元件技术，它们也要相应的扩展和适应。随着电子产品结构尺寸越来越小，目前出现了两个特别引人注目的问题：一是可接触的电路节点越来越少；二是像在线测试（In-Circuit-Test）这些方法的应用受到。为了解决这些问题，可以在电路布局上采取相应的措施，采用新的测试方法和采用创新性适配器解决方案。第二个问题的解决还涉及到使原来作为工序使用的测试系统承担附加任务。这些任务包括通过测试系统对存储器组件进行编程或者实行集成化的元器件自测试（Built-inSelfTest，BIST，内建的自测试）。将这些步骤转移到测试系统中去，总起来看，还是创造了更多的附加价值。为了顺利地实施这些措施，在产品科研开发阶段，就必须有相应的考虑。
1、什么是可测试性
可测试性的意义可理解为：测试工程师可以用尽可能简单的方法来检测某种元件的特性，看它能否满足预期的功能。简单地讲就是： l检测产品是否符合技术规范的方法简单化到什么程度？ l编制测试程序能快到什么程度？
l发现产品故障全面化到什么程度？ l接入测试点的方法简单化到什么程度？
为了达到良好的可测试必须考虑机械方面和电气方面的设计规程。当然，要达到最佳的可测试性，需要付出一定代价，但对整个工艺流程来说，它具有一系列的好处，因此是产品能否成功生产的重要前提。
2、为什么要发展测试友好技术
过去，若某一产品在上一测试点不能测试，那么这个问题就被简单地推移到直一个测试点上去。如果产品缺陷在生产测试中不能发现，则此缺陷的识别与诊断也会简单地被推移到功能和系统测试中去。
相反地，今天人们试图尽可能提前发现缺陷，它的好处不仅仅是成本低，更重要的是今天的产品非常复杂，某些制造缺陷在功能测试中可能根本检查不出来。例如某些要预先装软件或编程的元件，就存在这样的问题。（如快闪存储器或ISPs：In-SystemProgrammableDevices系统内可编程器件）。这些元件的编程必须在研制开发阶段就计划好，而测试系统也必须掌握这种编程。
测试友好的电路设计要费一些钱，然而，测试困难的电路设计费的钱会更多。测试本身是有成本的，测试成本随着测试级数的增加而加大；从在线测试到功能测试以及系统测试，测试费用越来越大。如果跳过其中一项测试，所耗费用甚至会更大。一般的规则是每增加一级测试费用的增加系数是10倍。通过测试友好的电路设计，可以及早发现故障，从而使测试友好的电路设计所费的钱迅速地得到补偿。
3、文件资料怎样影响可测试性
只有充分利用元件开发中完整的数据资料，才有可能编制出能全面发现故障的测试程序。在许多情况下，开发部门和测试部门之间的密切合作是必要的。文件资料对测试工程师了解元件功能，制定测试战略，有无可争议的影响。
为了绕开缺乏文件和不甚了解元件功能所产生的问题，测试系统制造商可以依靠软件工具，这些工具按照随机原则自动产生测试模式，或者依靠非矢量相比，非矢量方法只能算作一种权宜的解决办法。
测试前的完整的文件资料包括零件表，电路设计图数据（主要是CAD数据）以及有关务元件功能的详细资料（如数据表）。只有掌握了所有信息，才可能编制测试矢量，定义元件失效样式或进行一定的预调整。
某些机械方面的数据也是重要的，例如那些为了检查组件的焊接是否良好及定位是否所需要的数据。最后，对于可编程的元件，如快闪存储器，PLD、FPGA等，如果不是在最后安装时才编程，是在测试系统上就应编好程序的话，也必须知道各自的编程数据。快闪元件的编程数据应完整无缺。如快闪芯片含16Mbit的数据，就应该可以用到16Mbit，这样可以防止误解和避免地址冲突。例如，如果用一个4Mbit存储器向一个元件仅仅提供300Kbit数据，就可能出现这种情况。当然数据应准备成流行的标准格式，如Intel公司的Hex或Motorola公司的S记录结构等。大多数测试系统，只要能够对快闪或ISP元件进行编程，是可以解读这些格式的。前面所提到的许多信息，其中许多也是元件制造所必须的。当然，在可制造性和可测试性之间应明确区别，因为这是完全不同的概念，从而构成不同的
前提。
4、良好的可测试性的机械接触条件
如果不考虑机械方面的基本规则，即使在电气方面具有非常良好的可测试性的电路，也可能难以测试。许多因素会电气的可测试性。如果测试点不够或太小，探针床适配器就难以接触到电路的每个节点。如果测试点位置误差和尺寸误差太大，就会产生测试重复性不好的问题。在使用探针床配器时，应留意一系列有关套牢孔与测试点的大小和定位的建议。
5、最佳可测试性的电气前提条件
电气前提条件对良好的可测试性，和机械接触条件一样重要，两者缺一不可。一个门电路不能进行测试，原因可能是无法通过测试点接触到启动输入端，也可能是启动输入端处在封装壳内，外部无法接触，在原则上这两情况同样都是不好的，都使测试无法进行。在设计电路时应该注意，凡是要用在线测试法检测的元件，都应该具备某种机理，使各个元件能够在电气上绝缘起来。这种机理可以借助于禁止输入端来实现，它可以将元件的输出端控制在静态的高欧姆状态。 虽然几乎所有的测试系统都能够逆驱动（Backdriving）方式将某一节点的状态带到任意状态，但是所涉及的节点最好还是要备有禁止输入端，首先将此节点带到高欧姆状态，然后再“平缓地”加上相应的电平。
同样，节拍发生器总是通过启动引线，门电路或插接电桥从振荡器后面直接断开。启动输入端决不可直接与电路相连，而是通过100欧姆的电阻与电路连接。每个元件应有自己的启动，复位或控制引线脚。必须避免许多元件的启动输入端
共用一个电阻与电路相连。这条规则对于ASIC元件也适用，这些元件也应有一个引线脚，通过它，可将输出端带到高欧姆状态。如果元件在接通工作电压时可实行复位，这对于由测试器来引发复位也是非常有帮助的。在这种情况下，元件在测试前就可以简单地置于规定的状态。
不用的元件引线脚同样也应该是可接触的，因为在这些地方未发现的短路也可能造成元件故障。此外，不用的门电路往往在以后会被利用于设计改进，它们可能会改接到电路中来。所以同样重要的是，它们从一开始就应经过测试，以保证其工件可靠。
6、改进可测试性
使用探针床适配器时，改进可测试性的建议 套牢孔 l呈对角线配置
l定位精度为±0.05mm（±2mil） l直径精度为±0.076/-0mm（+3/-0mil） l相对于测试点的定位精度为±0.05mm（±2mil） l离开元件边缘距离至少为3mm l不可穿通接触 测试点
l尽可能为正方形
l测试点直径至少为0.88mm（35mil）
l测试点大小精度为±0.076mm（±3mil） l测试点之间间隔精度为±0.076mm（±3mil） l测试点间隔尽可能为2.5mm l镀锡，端面可直接焊接 l距离元件边缘至少为3mm
l所有测试点应可能处于插件板的背面 l测试点应均匀布在插件板上
l每个节点至少有一个测试点（100％通道） l备用或不用的门电路都有测试点 l供电电源的多外测试点分布在不同位置 元件标志
l标志文字同一方向
l型号、版本、系列号及条形码明确标识
l元件名称要清晰可见，且尽可能直接标在元件近旁
7、关于快闪存储器和其它可编程元件
快闪存储器的编程时间有时会很长（对于大的存储器或存储器组可达1分钟）。因此，此时不容许有其它元件的逆驱动，否则快闪存储器可能会受到损害。为了避免这种情况，必须将所有与地址总线的控制线相连的元件置于高欧姆状态。同样，数据总线也必须能够被置于隔绝状态，以确保快闪存储器为空载，并可进行下步编程。
系统内可编程元件（ISP）有一些要求，如Altera，XilinX和Lattuce等公司的产品，还有其它一些特殊要求。除了可测试性的机械和电气前提条件应得到保证外，还要保证具有编程和确证数据的可能性。对于Altera和Xilinx元件，使用了连串矢量格式（SerialVectorFormatSVF），这种格式近期几乎已发展成为工业标准。许多测试系统可以对这类元件编程，并将连串矢量格式（SVF）内的输入数据用于测试信号发生器。通过边界扫描键（Boundary-Scan-KetteJTAG）对这些元件编程，也将连串数据格式编程。在汇集编程数据时，重要的是应考虑到电路中全部的元件链，不应将数据仅仅还原给要编程的元件。
编程时，自动测试信号发生器考虑到整个的元件链，并将其它元件接入旁路模型中。相反，Lattice公司要求用JEDEC格式的数据，并通过通常的输入端和输出端并行编程。编程后，数据还要用于检查元件功能。开发部门提供的数据应尽可能地便于测试系统直接应用，或者通过简单转换便可应用。
8、对于边界扫描（JTAG）应注意什么
由基于复杂元件组成精细网格的组件，给测试工程师只提供很少的可接触的测试点。此时也仍然可能提高可测试性。对此可使用边界扫描和集成自测试技术来缩短测试完成时间和提高测试效果。
对于开发工程师和测试工程师来说，建立在边界扫描和集成自测试技术基础上的测试战略肯定会增加费用。开发工程师必然要在电路中使用的边界扫描元件（IEEE-1149.1-标准），并且要设法使相应的具体的测试引线脚可以接触（如测试数据输入-TDI，测试数据输出-TDO，测试钟频-TCK和测试模式选择-TMS以及
ggf.测试复位）。测试工程师给元件制定一个边界扫描模型（BSDL-边界扫描描述语言）。此时他必须知道，有关元件支持何种边界扫描功能和指令。边界扫描测试可以诊断直至引线级的短路和断路。除此之外，如果开发工程师已作规定，可以通过边界扫描指令“RunBIST”来触发元件的自动测试。尤其是当电路中有许多ASICs和其它复杂元件时，对于这些元件并不存在惯常的测试模型，通过边界扫描元件，可以大大减少制定测试模型的费用。
时间和成本降低的程度对于每个元件都是不同的。对于一个有IC的电路，如果需要100％发现，大约需要40万个测试矢量，通过使用边界扫描，在同样的故障发现率下，测试矢量的数目可以减少到数百个。因此，在没有测试模型，或接触电路的节点受到的条件下，边界扫描方法具有特别的优越性。是否要采用边界扫描，是取决于开发利用和制造过程中增加的成本费用。衽边界扫描必须和要求发现故障的时间，测试时间，进入市场的时间，适配器成本进行权衡，并尽可能节约。在许多情况下，将传统的在线测试方法和边界扫描方法混合盐业的方案是最佳的解决方式
第二篇混合信号PCB的分区设计
摘要：混合信号电路PCB的设计很复杂，元器件的布局、布线以及电源和地线的处理将直接影响到电路性能和电磁兼容性能。本文介绍的地和电源的分区设计能优化混合信号电路的性能。
如何降低数字信号和模拟信号间的相互干扰呢？在设计之前必须了解电磁兼容(EMC)的两个基本原则：第一个原则是尽可能减小电流环路的面积；第二个原则是
系统只采用一个参考面。相反，如果系统存在两个参考面，就可能形成一个偶极天线(注：小型偶极天线的辐射大小与线的长度、流过的电流大小以及频率成正比)；而如果信号不能通过尽可能小的环路返回，就可能形成一个大的环状天线(注：小型环状天线的辐射大小与环路面积、流过环路的电流大小以及频率的平方成正比)。在设计中要尽可能避免这两种情况。
有人建议将混合信号电路板上的数字地和模拟地分割开，这样能实现数字地和模拟地之间的隔离。尽管这种方法可行，但是存在很多潜在的问题，在复杂的大型系统中问题尤其突出。最关键的问题是不能跨越分割间隙布线，一旦跨越了分割间隙布线，电磁辐射和信号串扰都会急剧增加。在PCB设计中最常见的问题就是信号线跨越分割地或电源而产生EMI问题。
如图1所示，我们采用上述分割方法，而且信号线跨越了两个地之间的间隙，信号电流的返回路径是什么呢？假定被分割的两个地在某处连接在一起(通常情况下是在某个位置单点连接)，在这种情况下，地电流将会形成一个大的环路。流经大环路的高频电流会产生辐射和很高的地电感，如果流过大环路的是低电平模拟电流，该电流很容易受到外部信号干扰。最糟糕的是当把分割地在电源处连接在一起时，将形成一个非常大的电流环路。另外，模拟地和数字地通过一个长导线连接在一起会构成偶极天线。
了解电流回流到地的路径和方式是优化混合信号电路板设计的关键。许多设计工程师仅仅考虑信号电流从哪儿流过，而忽略了电流的具体路径。如果必须对地线层进行分割，而且必须通过分割之间的间隙布线，可以先在被分割的地之间进
行单点连接，形成两个地之间的连接桥，然后通过该连接桥布线。这样，在每一个信号线的下方都能够提供一个直接的电流回流路径，从而使形成的环路面积很小。
采用光隔离器件或变压器也能实现信号跨越分割间隙。对于前者，跨越分割间隙的是光信号；在采用变压器的情况下，跨越分割间隙的是磁场。还有一种可行的办法是采用差分信号：信号从一条线流入从另外一条信号线返回，这种情况下，不需要地作为回流路径。
要深入探讨数字信号对模拟信号的干扰必须先了解高频电流的特性。高频电流总是选择阻抗最小(电感最低)，直接位于信号下方的路径，因此返回电流会流过邻近的电路层，而无论这个临近层是电源层还是地线层。
在实际工作中一般倾向于使用统一地，而将PCB分区为模拟部分和数字部分。模拟信号在电路板所有层的模拟区内布线，而数字信号在数字电路区内布线。在这种情况下，数字信号返回电流不会流入到模拟信号的地。
只有将数字信号布线在电路板的模拟部分之上或者将模拟信号布线在电路板的数字部分之上时，才会出现数字信号对模拟信号的干扰。出现这种问题并不是因为没有分割地，真正的原因是数字信号的布线不适当。
PCB设计采用统一地，通过数字电路和模拟电路分区以及合适的信号布线，通常可以解决一些比较困难的布局布线问题，同时也不会产生因地分割带来的一些潜在的麻烦。在这种情况下，元器件的布局和分区就成为决定设计优劣的关键。如果布局布线合理，数字地电流将在电路板的数字部分，不会干扰模拟信号。
对于这样的布线必须仔细地检查和核对，要保证百分之百遵守布线规则。否则，一条信号线走线不当就会彻底破坏一个本来非常不错的电路板。
在将A/D转换器的模拟地和数字地管脚连接在一起时，大多数的A/D转换器厂商会建议：将AGND和DGND管脚通过最短的引线连接到同一个低阻抗的地上(注：因为大多数A/D转换器芯片内部没有将模拟地和数字地连接在一起，必须通过外部管脚实现模拟和数字地的连接)，任何与DGND连接的外部阻抗都会通过寄生电容将更多的数字噪声耦合到IC内部的模拟电路上。按照这个建议，需要把A/D转换器的AGND和DGND管脚都连接到模拟地上，但这种方法会产生诸如数字信号去耦电容的接地端应该接到模拟地还是数字地的问题。
如果系统仅有一个A/D转换器，上面的问题就很容易解决。如图3中所示，将地分割开，在A/D转换器下面把模拟地和数字地部分连接在一起。采取该方法时，必须保证两个地之间的连接桥宽度与IC等宽，并且任何信号线都不能跨越分割间隙。
如果系统中A/D转换器较多，例如10个A/D转换器怎样连接呢？如果在每一个A/D转换器的下面都将模拟地和数字地连接在一起，则产生多点相连，模拟地和数字地之间的隔离就毫无意义。而如果不这样连接，就违反了厂商的要求。 最好的办法是开始时就用统一地。如图4所示，将统一的地分为模拟部分和数字部分。这样的布局布线既满足了IC器件厂商对模拟地和数字地管脚低阻抗连接的要求，同时又不会形成环路天线或偶极天线而产生EMC问题。
如果对混合信号PCB设计采用统一地的做法心存疑虑，可以采用地线层分割的
方法对整个电路板布局布线，在设计时注意尽量使电路板在后边实验时易于用间距小于1/2英寸的跳线或0欧姆电阻将分割地连接在一起。注意分区和布线，确保在所有的层上没有数字信号线位于模拟部分之上，也没有任何模拟信号线位于数字部分之上。而且，任何信号线都不能跨越地间隙或是分割电源之间的间隙。要测试该电路板的功能和EMC性能，然后将两个地通过0欧姆电阻或跳线连接在一起，重新测试该电路板的功能和EMC性能。比较测试结果，会发现几乎在所有的情况下，统一地的方案在功能和EMC性能方面比分割地更优越。
#分割地的方法还有用吗？
在以下三种情况可以用到这种方法：一些医疗设备要求在与病人连接的电路和系统之间的漏电流很低；一些工业过程控制设备的输出可能连接到噪声很大而且功率高的机电设备上；另外一种情况就是在PCB的布局受到特定时。 在混合信号PCB板上通常有的数字和模拟电源，能够而且应该采用分割电源面。但是紧邻电源层的信号线不能跨越电源之间的间隙，而所有跨越该间隙的信号线都必须位于紧邻大面积地的电路层上。在有些情况下，将模拟电源以PCB连接线而不是一个面来设计可以避免电源面的分割问题。
#混合信号PCB设计是一个复杂的过程，设计过程要注意以下几点：
1.将PCB分区为的模拟部分和数字部分。 2.合适的元器件布局。 3.A/D转换器跨分区放置。
4.不要对地进行分割。在电路板的模拟部分和数字部分下面敷设统一地。 5.在电路板的所有层中，数字信号只能在电路板的数字部分布线。 6.在电路板的所有层中，模拟信号只能在电路板的模拟部分布线。 7.实现模拟和数字电源分割。
8.布线不能跨越分割电源面之间的间隙。
9.必须跨越分割电源之间间隙的信号线要位于紧邻大面积地的布线层上。 10.分析返回地电流实际流过的路径和方式。 11.采用正确的布线规则。 欲知更多信息请查询：、和。
第三篇蛇形走线有什么作用?
请问各路大侠,蛇形走线有什么作用?为什么要蛇形走线?哪些类信号线需要蛇形走线,如果要进行蛇形布线,需要满足什么规则和注意什么问题?烦
劳大侠们指点一下.
RE:蛇形走线有什么作用?-北京/vhdl回复于2000-9-159:11:00
>>电感作用
视情况而定，比如PCI板上的蛇行线就是为了适应PCI33MHzClock的线长要求
RE:蛇形走线有什么作用?-深圳/jack回复于2000-9-1512:04:00
关于蛇形走线，因为应用场合不同具不同的作用,如果蛇形走线在电脑板中出现，其主要起到一个滤波电感的作用，提高电路的抗干扰能力，若在一般普通PCB板中，除了具有滤波电感的作用外，还可作为收音机天线的电感线圈等等.
RE:蛇形走线有什么作用?-Shanghai/clgoal回复于2000-9-1513:14:00
电脑主机板中的蛇形走线，主要用在一些时钟信号中，如PCIClk,AGPClk，它的作用有两点：1、阻抗匹配2、滤波电感。对一些重要信号，如INTELHUB架构中的HUBLink,一共13根，跑233MHz，要求必须严格等长，以消除时滞造成的隐患，绕线是唯一的解决办法。一般来讲，蛇形走线的线距>=2倍的线宽。
RE:蛇形走线有什么作用?-beijing/free回复于2000-10-1612:24:00
等长布线，尤其是在高频电路中的数据线。
RE:蛇形走线有什么作用?-广西北海/chenshu2000回复于2000-10-199:18:00
有没有计算蛇形线电感量的公式或经验值？
RE:蛇形走线有什么作用?-北京/fangll回复于2000-10-2221:56:00
specctra可以编程设定网络走线的阻抗匹配规则和差分线走线规则
帮助里面讲了一些一般的设计原则
RE:蛇形走线有什么作用?-大连/nkhare回复于2001-2-1520:07:00
有时也兼作电阻作用。
RE:蛇形走线有什么作用?-jinan/wwx回复于2001-2-1522:51:00
实际是一个分布参数的LC滤波器。
RE:蛇形走线有什么作用?-广州/anrey回复于2001-2-1611:04:00
滤波
RE:蛇形走线有什么作用?-珠海/liangby回复于2001-2-1611:44:00
等长线。平横分布参数
RE:蛇形走线有什么作用?-珠海/bigcat回复于2001-2-1620:36:00
高速数字PCB板的等线长是为了使各信号的延迟差保持在一个范围内,保证系统在同一周期内读取的数据的有效性(延迟差超过一个时钟周期时会错读下一周期的数据),一般要求延迟差不超过1/4时钟周期,单位长度的线延迟差也是固定的,延迟跟线宽,线长,铜厚,板层结构有关,但线过长会增大分布电容和分布电感,使信号质量,所以时钟IC引脚一般都接RC端接,但蛇形走线并非起电感的作用,相反的,电感会使信号中的上升元中的高次谐波相移,造成信号质量恶化,所以要求蛇形线间距最少是线宽的两倍,信号的上升时间越小就越易受分布电容和分布电感的影响.
RE:蛇形走线有什么作用?-北京/BITLEFT回复于2001-6-209:59:00
蛇行走线应该注意什么问题？如果，走得不好，对pcb板的抗干扰能力是不是不能好转，反而会有恶化作用？
RE:蛇形走线有什么作用?-GuangZhou/yxlian回复于2001-6-2011:19:00
简单地说，PCB上的任何一条走线在通过高频信号的情况下都会对该信号造成时延时，蛇形走线的主要作用是补偿“同一组相关”信号线中延时较小的部分，这些部分通常是没有或比其它信号少通过另外的逻辑处理；最典型的就是时钟线，通常它不需经过任何其它逻辑处理，因而其延时会小于其它相关信号。
14:44:00
哈，在微波电路中，大多蛇行线是为了减小PCB的面积！——因为线长有严格。
RE:蛇形走线有什么作用?-珠海/bigcat回复于2001-6-2019:14:00
等线长的蛇形走线没有任何抗干扰的功能，它的作用是将有时序要求的总线或时钟线的延迟控制在所要求的范围内，至于要求如果不会算也可从DATASHEET上得到，一般有时序要求的都会给出线长匹配的数据；在走线时一般遵循3W法则（绕线的间距要两倍于线宽），这样可消除线间78%的互感，尽量减少因电感变化而引起的阻抗不连续。
另外说明我不是高手，抬得越高摔得越痛；若想见识高手，可以到。ＥＤＡＣＨＩＮＡ。的高速设计论坛上，有一篇解释版主回的解释线间串扰的帖子，有波形图和注释，这样可以知道什么样水平的是高手。
RE:蛇形走线有什么作用?-上海市/bab0523回复于2001-7-1013:35:00
主板中，蛇形走线基本上是为了等长，不光HUBLINK，CPUCLK，PCICLK；IDE，DIMM也要绕线，绕线线距依据走线线距，可1：2，1：3，1：4——
RE:蛇形走线有什么作用?-东莞/yuanqui_回复于2001-8-1814:30:00
在2。4G的对讲机中用作电感，可是我不知怎样计算电感量，不知大侠有这方面的经验
RE:蛇形走线有什么作用?-hanzhou/wdyuut回复于2001-8-2215:35:00
RE:蛇形走线，大多为了实现总线间的长度匹配，或为了减少布线面积，从电磁干扰的角度来说，比较不利，增大了环路面积，考虑到线间干扰，常常不能达到减少布线面积的目的
RE:蛇形走线有什么作用?-东莞长安/蒋国伟回复于2001-8-2218:21:00
短而窄的蛇形走线可做保险丝。
第四篇确保信号完整性的电路板设计准则
信号完整性(SI)问题解决得越早，设计的效率就越高，从而可避免在电路板设计完成之后才增加端接器件。SI设计规划的工具和资源不少，本文探索信号完整性的核心议题以及解决SI问题的几种方法，在此忽略设计过程的技术细节。
1、SI问题的提出
随着IC输出开关速度的提高，不管信号周期如何，几乎所有设计都遇到了信号完整性问题。即使过去你没有遇到SI问题，但是随着电路工作频率的提高，今后
一定会遇到信号完整性问题。
信号完整性问题主要指信号的过冲和阻尼振荡现象，它们主要是IC驱动幅度和跳变时间的函数。也就是说，即使布线拓扑结构没有变化，只要芯片速度变得足够快，现有设计也将处于临界状态或者停止工作。我们用两个实例来说明信号完整性设计是不可避免的。
实例之一：在通信领域，前沿的电信公司正为语音和数据交换生产高速电路板(高于500MHz)，此时成本并不特别重要，因而可以尽量采用多层板。这样的电路板可以实现充分接地并容易构成电源回路，也可以根据需要采用大量离散的端接器件，但是设计必须正确，不能处于临界状态。
SI和EMC专家在布线之前要进行仿真和计算，然后，电路板设计就可以遵循一系列非常严格的设计规则，在有疑问的地方，可以增加端接器件，从而获得尽可能多的SI安全裕量。电路板实际工作过程中，总会出现一些问题，为此，通过采用可控阻抗端接线，可以避免出现SI问题。简而言之，超标准设计可以解决SI问题。
实例之二：从成本上考虑，电路板通常在四层以内(里面两层分别是电源层和接地层)。这极大了阻抗控制的作用。此外，布线层少将加剧串扰，同时信号线间距还必须最小以布放更多的印制线。另一方面，设计工程师必须采用最新和最好的CPU、内存和视频总线设计，这些设计就必须考虑SI问题。
关于布线、拓扑结构和端接方式，工程师通常可以从CPU制造商那里获得大量建议，然而，这些设计指南还有必要与制造过程结合起来。在很大程度上，电路
板设计师的工作比电信设计师的工作要困难，因为增加阻抗控制和端接器件的空间很小。此时要充分研究并解决那些不完整的信号，同时确保产品的设计期限。 下面介绍设计过程通用的SI设计准则。
2、设计前的准备工作
在设计开始之前，必须先行思考并确定设计策略，这样才能指导诸如元器件的选择、工艺选择和电路板生产成本控制等工作。就SI而言，要预先进行调研以形成规划或者设计准则，从而确保设计结果不出现明显的SI问题、串扰或者时序问题。有些设计准则可以由IC制造商提供，然而，芯片供应商提供的准则(或者你自己设计的准则)存在一定的局限性，按照这样的准则可能根本设计不了满足SI要求的电路板。如果设计规则很容易，也就不需要设计工程师了。
在实际布线之前，首先要解决下列问题，在多数情况下，这些问题会影响你正在设计(或者正在考虑设计)的电路板，如果电路板的数量很大，这项工作就是有价值的。
3、电路板的层叠
某些项目组对PCB层数的确定有很大的自主权，而另外一些项目组却没有这种自主权，因此，了解你所处的位置很重要。与制造和成本分析工程师交流可以确定电路板的层叠误差，这时还是发现电路板制造公差的良机。比如，如果你指定某一层是50Ω阻抗控制，制造商怎样测量并确保这个数值呢？
其他的重要问题包括：预期的制造公差是多少？在电路板上预期的绝缘常数是多少？线宽和间距的允许误差是多少？接地层和信号层的厚度和间距的允许误差
是多少？所有这些信息可以在预布线阶段使用。
根据上述数据，你就可以选择层叠了。注意，几乎每一个插入其他电路板或者背板的PCB都有厚度要求，而且多数电路板制造商对其可制造的不同类型的层有固定的厚度要求，这将会极大地约束最终层叠的数目。你可能很想与制造商紧密合作来定义层叠的数目。应该采用阻抗控制工具为不同层生成目标阻抗范围，务必要考虑到制造商提供的制造允许误差和邻近布线的影响。
在信号完整的理想情况下，所有高速节点应该布线在阻抗控制内层(例如带状线)，但是实际上，工程师必须经常使用外层进行所有或者部分高速节点的布线。要使SI最佳并保持电路板去耦，就应该尽可能将接地层/电源层成对布放。如果只能有一对接地层/电源层，你就只有将就了。如果根本就没有电源层，根据定义你可能会遇到SI问题。你还可能遇到这样的情况，即在未定义信号的返回通路之前很难仿真或者模拟电路板的性能。
4、串扰和阻抗控制
来自邻近信号线的耦合将导致串扰并改变信号线的阻抗。相邻平行信号线的耦合分析可能决定信号线之间或者各类信号线之间的“安全”或预期间距(或者平行布线长度)。比如，欲将时钟到数据信号节点的串扰在100mV以内，却要信号走线保持平行，你就可以通过计算或仿真，找到在任何给定布线层上信号之间的最小允许间距。同时，如果设计中包含阻抗重要的节点(或者是时钟或者专用高速内存架构)，你就必须将布线放置在一层(或若干层)上以得到想要的阻抗。
5、重要的高速节点
延迟和时滞是时钟布线必须考虑的关键因素。因为时序要求严格，这种节点通常必须采用端接器件才能达到最佳SI质量。要预先确定这些节点，同时将调节元器件放置和布线所需要的时间加以计划，以便调整信号完整性设计的指标。
6、技术选择
不同的驱动技术适于不同的任务。信号是点对点的还是一点对多抽头的？信号是从电路板输出还是留在相同的电路板上？允许的时滞和噪声裕量是多少？作为信号完整性设计的通用准则，转换速度越慢，信号完整性越好。50MHz时钟采用500ps上升时间是没有理由的。一个2-3ns的摆率控制器件速度要足够快，才能保证SI的品质，并有助于解决象输出同步交换(SSO)和电磁兼容(EMC)等问题。 在新型FPGA可编程技术或者用户定义ASIC中，可以找到驱动技术的优越性。采用这些定制(或者半定制)器件，你就有很大的余地选定驱动幅度和速度。设计初期，要满足FPGA(或ASIC)设计时间的要求并确定恰当的输出选择，如果可能的话，还要包括引脚选择。
在这个设计阶段，要从IC供应商那里获得合适的仿真模型。为了有效的覆盖SI仿真，你将需要一个SI仿真程序和相应的仿真模型(可能是IBIS模型)。 最后，在预布线和布线阶段你应该建立一系列设计指南，它们包括：目标层阻抗、布线间距、倾向采用的器件工艺、重要节点拓扑和端接规划。
7、预布线阶段
预布线SI规划的基本过程是首先定义输入参数范围(驱动幅度、阻抗、跟踪速度)和可能的拓扑范围(最小/最大长度、短线长度等)，然后运行每一个可能的仿真组
合，分析时序和SI仿真结果，最后找到可以接受的数值范围。
接着，将工作范围解释为PCB布线的布线约束条件。可以采用不同软件工具执行这种类型的“清扫”准备工作，布线程序能够自动处理这类布线约束条件。对多数用户而言，时序信息实际上比SI结果更为重要，互连仿真的结果可以改变布线，从而调整信号通路的时序。
在其他应用中，这个过程可以用来确定与系统时序指标不兼容的引脚或者器件的布局。此时，有可能完全确定需要手工布线的节点或者不需要端接的节点。对于可编程器件和ASIC来说，此时还可以调整输出驱动的选择，以便改进SI设计或避免采用离散端接器件。
8、布线后SI仿真
一般来说，SI设计指导规则很难保证实际布线完成之后不出现SI或时序问题。即使设计是在指南的引导下进行，除非你能够持续自动检查设计，否则，根本无法保证设计完全遵守准则，因而难免出现问题。布线后SI仿真检查将允许有计划地打破(或者改变)设计规则，但是这只是出于成本考虑或者严格的布线要求下所做的必要工作。
现在，采用SI仿真引擎，完全可以仿真高速数字PCB(甚至是多板系统)，自动屏蔽SI问题并生成精确的“引脚到引脚”延迟参数。只要输入信号足够好，仿真结果也会一样好。这使得器件模型和电路板制造参数的精确性成为决定仿真结果的关键因素。很多设计工程师将仿真“最小”和“最大”的设计角落，再采用相关的信息来解决问题并调整生产率。
9、后制造阶段
采取上述措施可以确保电路板的SI设计品质，在电路板装配完成之后，仍然有必要将电路板放在测试平台上，利用示波器或者TDR(时域反射计)测量，将真实电路板和仿真预期结果进行比较。这些测量数据可以帮助你改进模型和制造参数，以便你在下一次预设计调研工作中做出更佳的(更少的约束条件)决策。
10、模型的选择
关于模型选择的文章很多，进行静态时序验证的工程师们可能已经注意到，尽管从器件数据表可以获得所有的数据，要建立一个模型仍然很困难。SI仿真模型正好相反，模型的建立容易，但是模型数据却很难获得。本质上，SI模型数据唯一的可靠来源是IC供应商，他们必须与设计工程师保持默契的配合。IBIS模型标准提供了一致的数据载体，但是IBIS模型的建立及其品质的保证却成本高昂，IC供应商对此投资仍然需要市场需求的推动作用，而电路板制造商可能是唯一的需方市场。
11、未来技术的趋势
设想系统中所有输出都可以调整以匹配布线阻抗或者接收电路的负载，这样的系统测试方便，SI问题可以通过编程解决，或者按照IC特定的工艺分布来调整电路板使SI达到要求，这样就能使设计容差更大或者使硬件配置的范围更宽。 目前，业界也在关注一种SI器件技术，其中许多技术包含设计好的端接装置(比如LVDS)和自动可编程输出强度控制和动态自动端接功能，采用这些技术的设计可以获得优良的SI品质，但是，大多数技术与标准的CMOS或者TTL逻辑电路
差别太大，与现有仿真模型的配合不大好。
因此，EDA公司也正加入到“轻轻松松设计”的竞技场之中，人们为了在设计初期解决SI问题已经做了大量工作，将来，不必SI专家就能借助自动化工具解决SI问题。尽管目前技术还没有发展到那个水平，但是人们正探索新的设计方法，从“SI和时序布线”出发开始设计的技术仍在发展，预计未来几年内将诞生新的设计技术
高速PCB设计指南之四
第一篇印制电路板的可靠性设计
目前电子器材用于各类电子设备和系统仍然以印制电路板为主要装配方式。实践证明，即使电路原理图设计正确，印制电路板设计不当，也会对电子设备的可靠性产生不利影响。例如，如果印制板两条细平行线靠得很近，则会形成信号波形的延迟，在传输线的终端形成反射噪声。因此，在设计印制电路板的时候，应注意采用正确的方法。
一．地线设计
在电子设备中，接地是控制干扰的重要方法。如能将接地和屏蔽正确结合起来使用，可解决大部分干扰问题。电子设备中地线结构大致有系统地、机壳地（屏蔽地）、数字地（逻辑地）和模拟地等。在地线设计中应注意以下几点：
1. 正确选择单点接地与多点接地
低频电路中，信号的工作频率小于1MHz，它的布线和器件间的电感影响较
小，而接地电路形成的环流对干扰影响较大，因而应采用一点接地。当信号工作频率大于10MHz时，地线阻抗变得很大，此时应尽量降低地线阻抗，应采用就近多点接地。当工作频率在1～10MHz时，如果采用一点接地，其地线长度不应超过波长的1/20，否则应采用多点接地法。
2. 将数字电路与模拟电路分开
电路板上既有高速逻辑电路，又有线性电路，应使它们尽量分开，而两者的地线不要相混，分别与电源端地线相连。要尽量加大线性电路的接地面积。
3. 尽量加粗接地线
若接地线很细，接地电位则随电流的变化而变化，致使电子设备的定时信号电平不稳，抗噪声性能变坏。因此应将接地线尽量加粗，使它能通过三位于印制电路板的允许电流。如有可能，接地线的宽度应大于3mm。
4. 将接地线构成闭环路
设计只由数字电路组成的印制电路板的地线系统时，将接地线做成闭环路可以明显的提高抗噪声能力。其原因在于：印制电路板上有很多集成电路元件，尤其遇有耗电多的元件时，因受接地线粗细的，会在地结上产生较大的电位差，引起抗噪声能力下降，若将接地结构成环路，则会缩小电位差值，提高电子设备的抗噪声能力。
二.电磁兼容性设计
电磁兼容性是指电子设备在各种电磁环境中仍能够协调、有效地进行工作的能力。电磁兼容性设计的目的是使电子设备既能抑制各种外来的干扰，使电子设
备在特定的电磁环境中能够正常工作，同时又能减少电子设备本身对其它电子设备的电磁干扰。 1.
选择合理的导线宽度由于瞬变电流在印制线条上所产生的冲击干扰主要是由
印制导线的电感成分造成的，因此应尽量减小印制导线的电感量。印制导线的电感量与其长度成正比，与其宽度成反比，因而短而精的导线对抑制干扰是有利的。时钟引线、行驱动器或总线驱动器的信号线常常载有大的瞬变电流，印制导线要尽可能地短。对于分立元件电路，印制导线宽度在1.5mm左右时，即可完全满足要求；对于集成电路，印制导线宽度可在0.2～1.0mm之间选择。
2.
采用正确的布线策略采用平等走线可以减少导线电感，但导线之间的互感
和分布电容增加，如果布局允许，最好采用井字形网状布线结构，具体做法是印制板的一面横向布线，另一面纵向布线，然后在交叉孔处用金属化孔相连。为了抑制印制板导线之间的串扰，在设计布线时应尽量避免长距离的平等走线，尽可能拉开线与线之间的距离，信号线与地线及电源线尽可能不交叉。在一些对干扰十分敏感的信号线之间设置一根接地的印制线，可以有效地抑制串扰。
为了避免高频信号通过印制导线时产生的电磁辐射，在印制电路板布线时，还应注意以下几点：
●尽量减少印制导线的不连续性，例如导线宽度不要突变，导线的拐角应大于90度禁止环状走线等。
●时钟信号引线最容易产生电磁辐射干扰，走线时应与地线回路相靠近，驱动器应紧挨着连接器。
●总线驱动器应紧挨其欲驱动的总线。对于那些离开印制电路板的引线，驱动器应紧紧挨着连接器。
●数据总线的布线应每两根信号线之间夹一根信号地线。最好是紧紧挨着最不重要的地址引线放置地回路，因为后者常载有高频电流。 ●在印制板布置高速、中速和低速逻辑电路时，应按照图1的方式排列器件。
3.抑制反射干扰为了抑制出现在印制线条终端的反射干扰，除了特殊需要之外，应尽可能缩短印制线的长度和采用慢速电路。必要时可加终端匹配，即在传输线的末端对地和电源端各加接一个相同阻值的匹配电阻。根据经验，对一般速度较快的TTL电路，其印制线条长于10cm以上时就应采用终端匹配措施。匹配电阻的阻值应根据集成电路的输出驱动电流及吸收电流的最大值来决定。
三、去耦电容配置
在直流电源回路中，负载的变化会引起电源噪声。例如在数字电路中，当电路从一个状态转换为另一种状态时，就会在电源线上产生一个很大的尖峰电流，形成瞬变的噪声电压。配置去耦电容可以抑制因负载变化而产生的噪声，是印制电路板的可靠性设计的一种常规做法，配置原则如下：
●电源输入端跨接一个10～100uF的电解电容器，如果印制电路板的位置允许，采用100uF以上的电解电容器的抗干扰效果会更好。
●为每个集成电路芯片配置一个0.01uF的陶瓷电容器。如遇到印制电路板空间小而装不下时，可每4～10个芯片配置一个1～10uF钽电解电容器，这
种器件的高频阻抗特别小，在500kHz～20MHz范围内阻抗小于1Ω，而且漏电流很小（0.5uA以下）。
●对于噪声能力弱、关断时电流变化大的器件和ROM、RAM等存储型器件，应在芯片的电源线（Vcc）和地线（GND）间直接接入去耦电容。 ●去耦电容的引线不能过长，特别是高频旁路电容不能带引线。
四、印制电路板的尺寸与器件的布置
印制电路板大小要适中，过大时印制线条长，阻抗增加，不仅抗噪声能力下降，成本也高；过小，则散热不好，同时易受临近线条干扰。 在器件布置方面与其它逻辑电路一样，应把相互有关的器件尽量放得靠近些，这样可以获得较好的抗噪声效果。如图2所示。时种发生器、晶振和CPU的时钟输入端都易产生噪声，要相互靠近些。易产生噪声的器件、小电流电路、大电流电路等应尽量远离逻辑电路，如有可能，应另做电路板，这一点十分重要
五、热设计
从有利于散热的角度出发，印制版最好是直立安装，板与板之间的距离一般不应小于2cm，而且器件在印制版上的排列方式应遵循一定的规则： ·对于采用自由对流空气冷却的设备，最好是将集成电路（或其它器件）按纵长方式排列，如图3示；对于采用强制空气冷却的设备，最好是将集成电路（或其它器件）按横长方式排列，如图4所示。
·同一块印制板上的器件应尽可能按其发热量大小及散热程度分区排列，
发热量小或耐热性差的器件（如小信号晶体管、小规模集成电路、电解电容等）放在冷却气流的最上流（入口处），发热量大或耐热性好的器件（如功率晶体管、大规模集成电路等）放在冷却气流最下游。
·在水平方向上，大功率器件尽量靠近印制板边沿布置，以便缩短传热路径；在垂直方向上，大功率器件尽量靠近印制板上方布置，以便减少这些器件工作时对其它器件温度的影响。
·对温度比较敏感的器件最好安置在温度最低的区域（如设备的底部），千万不要将它放在发热器件的正上方，多个器件最好是在水平面上交错布局。
·设备内印制板的散热主要依靠空气流动，所以在设计时要研究空气流动路径，合理配置器件或印制电路板。空气流动时总是趋向于阻力小的地方流动，所以在印制电路板上配置器件时，要避免在某个区域留有较大的空域。整机中多块印制电路板的配置也应注意同样的问题。
大量实践经验表明，采用合理的器件排列方式，可以有效地降低印制电路的温升，从而使器件及设备的故障率明显下降。
以上所述只是印制电路板可靠性设计的一些通用原则，印制电路板可靠性与具体电路有着密切的关系，在设计中不还需根据具体电路进行相应处理，才能最大程度地保证印制电路板的可靠性。
六、产品骚扰的抑制方案
1接地1.1设备的信号接地
目的：为设备中的任何信号提供一个公共的参考电位。 方式：设备的信号接地系统可以是一块金属板。 1.2基本的信号接地方式
有三种基本的信号接地方式：浮地、单点接地、多点接地。
1.2.1浮地目的：使电路或设备与公共地线可能引起环流的公共导线隔离起来，浮地还使不同电位的电路之间配合变得容易。缺点：容易出现静电积累引起强烈的静电放电。折衷方案：接入泄放电阻。
1.2.2单点接地方式：线路中只有一个物理点被定义为接地参考点，凡需要接地均接于此。缺点：不适宜用于高频场合。
1.2.3多点接地方式：凡需要接地的点都直接连到距它最近的接地平面上，以便使接地线长度为最短。缺点：维护较麻烦。 1.2.4混合接地按需要选用单点及多点接地。 1.3信号接地线的处理（搭接）
搭接是在两个金属点之间建立低阻抗的通路。 分直接搭接、间接搭接方式。
无论哪一种搭接方式，最重要的是强调搭接良好。 1.4设备的接地（接大地）
设备与大地连在一起，以大地为参考点，目的：
1） 实现设备的安全接地
2） 泄放机箱上所积累的电荷，避免设备内部放电。
3） 接高设备工作的稳定性，避免设备对大地的电位在外界电磁环境作用下发生的变化。
1.5拉大地的方法和接地电阻接地棒。 1.6电气设备的接地
例2屏蔽2.1电场屏蔽2.1.1电场屏蔽的机理分布电容间的耦合处理方法：
1） 增大A、B距离。 2） B尽量贴近接地板。 3）A、B间插入金属屏蔽板。 2.1.2电场屏蔽设计重点：
1） 屏蔽板程控受保护物；屏蔽板接地必须良好。 2） 注意屏蔽板的形状。
3） 屏蔽板以良好导体为好，厚度无要求，强度要足够。
2.2磁场屏蔽 2.2.1磁场屏蔽的机理
高导磁材料的低磁阻起磁分路作用，使屏蔽体内的磁场大大降低。 2.2.2磁场屏蔽设计重点
1） 2） 3）
选用高导磁率材料。 增加屏蔽体的壁厚。 被屏蔽物不要紧靠屏蔽体。
4） 5）
注意结构设计。 对强用双层磁屏蔽体。
2.3电磁场屏蔽的机理
1） 2）
表面的反射。 屏蔽体内部的吸收。
2.3.2材料对电磁屏蔽的效果 2.4实际的电磁屏蔽体
七、产品内部的电磁兼容性设计
1印刷电路板设计中的电磁兼容性
1.1印刷线路板中的公共阻抗耦合问题数字地与模拟地分开，地线加宽。 1.2印刷线路板的布局
※对高速、中速和低速混用时，注意不同的布局区域。 ※对低模拟电路和数字逻辑要分离。 1.3印刷线路板的布线（单面或双面板） ※专用零伏线，电源线的走线宽度≥1mm。
※电源线和地线尽可能靠近，整块印刷板上的电源与地要呈“井”字形分布，以便使分布线电流达到均衡。 ※要为模拟电路专门提供一根零伏线。
※为减少线间串扰，必要时可增加印刷线条间距离，在意安插一些零伏线作为线间隔离。
※印刷电路的插头也要多安排一些零伏线作为线间隔离。 ※特别注意电流流通中的导线环路尺寸。
※如有可能在控制线（于印刷板上）的入口处加接R-C去耦，以便消除传输中可能出现的干扰因素。
※印刷弧上的线宽不要突变，导线不要突然拐角(≥90度)。
1.4对在印刷线路板上使用逻辑电路有益建议 ※凡能不用高速逻辑电路的就不用。 ※在电源与地之间加去耦电容。 ※注意长线传输中的波形畸变。
※用R-S触发的作按钮与电子线路之间配合的缓冲。 1.4.1逻辑电路工作时，所引入的电源线干扰及抑制方法 1.4.2逻辑电路输出波形传输中的畸变问题 1.4.3按钮操作与电子线路工作的配合问题
1.5印刷线路板的互连主要是线间串扰，影响因素： ※直角走线 ※屏蔽线 ※阻抗匹配 ※长线驱动
2开关电源设计中的电磁兼容性 2.1开关电源对电网传导的骚扰与抑制
骚扰来源： ①非线性流。
②初级电路中功率晶体管外壳与散热器之间的容光焕发性耦合在电源输入端产生的传导共模噪声。 抑制方法：
①对开关电压波形进行“修整”。
②在晶体管与散热器之间加装带屏蔽层的绝缘垫片。 ③在市电输入电路中加接电源滤波器。 2.2开关电源的辐射骚扰与抑制 注意辐射骚扰与抑制 抑制方法：
①尽可能地减小环路面积。
②印刷线路板上正负载流导体的布局。
③在次线整流回路中使用软恢复二极管或在二极管上并联聚酯薄膜电容器。
④对晶体管开关波形进行“修整”。
2.3输出噪声的减小
原因是二极管反向电流陡变及回路分布电感。二极管结电容等形成高频衰减振荡，而滤波电容的等效串联电感又削弱了滤波的作用，因此在输出改波中出现尖峰干扰解决办法是加小电感和高频电容。 3设备内部的布线
3.1线间电磁耦合现象及抑制方法 对磁场耦合：
①减小干扰和敏感电路的环路面积最好办法是使用双绞线和屏蔽线。 ②增大线间距离（使互感减小）。
③尽可有使干扰源线路与受感应线路呈直角布线。 对电容耦合： ①增大线间距离。 ②屏蔽层接地。
③降低敏感线路的输入阻抗。
④如有可能在敏感电路采用平衡线路作输入，利用平衡线路固有的共模抑制能力克服干扰源对敏感线路的干扰。 3.2一般的布线方法：
按功率分类，不同分类的导线应分别捆扎，分开敷设的线束间距离应为50～75mm。
4屏蔽电缆的接地 4.1常用的电缆
※双绞线在低于100KHz下使用非常有效，高频下因特性阻抗不均匀及由此造成的波形反射而受到。
※带屏蔽的双绞线，信号电流在两根内导线上流动，噪声电流在屏蔽层里流动，因此消除了公共阻抗的耦合，而任何干扰将同时感应到两根导线上，使噪声相消。
※非屏蔽双绞线抵御静电耦合的能力差些。但对防止磁场感应仍有很好作用。非屏蔽双绞线的屏蔽效果与单位长度的导线扭绞次数成正比。
※同轴电缆有较均匀的特性阻抗和较低的损耗，使从真流到甚高频都有较好特性。
※无屏蔽的带状电缆。
最好的接线方式是信号与地线相间，稍次的方法是一根地、两根信号再一根地依次类推，或专用一块接地平板。 4.2电缆线屏蔽层的接地
总之，将负载直接接地的方式是不合适的，这是因为两端接地的屏蔽层为磁感应的地环路电流提供了分流，使得磁场屏蔽性能下降。 4.3电缆线的端接方法
在要求高的场合要为内导体提供360°的完整包裹，并用同轴接头来保证电场屏蔽的完整性。 5对静电的防护
静电放电可通过直接传导，电容耦合和电感耦合三种方式进入电子线路。 直接对电路的静电放电经常会引起电路的损坏，对邻近物体的放电通过电容或电感耦合，会影响到电路工作的稳定性。 防护方法：
①建立完善的屏蔽结构，带有接地的金属屏蔽壳体可将放电电流释放到地。 ②金属外壳接地可外壳电位的升高，造成内部电路与外壳之间的放电。
③内部电路如果要与金属外壳相连时，要用单点接地，防止放电电流流过内部电路。
④在电缆入口处增加保护器件。
⑤在印刷板入口处增加保护环（环与接地端相连）。 6设备内部开关接点的处理 6.1开关断开过程中瞬变干扰形成 6.2干扰的抑制措施
6.2.1对被切换电感负载的处理 6.2.2对开关触点的处理
八、如何提高电子产品的抗干扰能力和电磁兼容性
在研制带处理器的电子产品时，如何提高抗干扰能力和电磁兼容性？
1、 下面的一些系统要特别注意抗电磁干扰：
(1) 微控制器时钟频率特别高，总线周期特别快的系统。 (2) 系统含有大功率，大电流驱动电路，如产生火花的继电器，大电流开关等。
(3)含微弱模拟信号电路以及高精度A/D变换电路的系统。
2、 为增加系统的抗电磁干扰能力采取如下措施：
(1)选用频率低的微控制器：选用外时钟频率低的微控制器可以有效降低噪声和
提高系统的抗干扰能力。同样频率的方波和正弦波，方波中的高频成份比正弦波多得多。虽然方波的高频成份的波的幅度，比基波小，但频率越高
越容易发射出成为噪声源，微控制器产生的最有影响的高频噪声大约是时钟频率的3倍。
(2)减小信号传输中的畸变微控制器主要采用高速CMOS技术制造。信号输入端
静态输入电流在1mA左右，输入电容10PF左右，输入阻抗相当高，高速CMOS电路的输出端都有相当的带载能力，即相当大的输出值，将一个门的输出端通过一段很长线引到输入阻抗相当高的输入端，反射问题就很严重，它会引起信号畸变，增加系统噪声。当Tpd＞Tr时，就成了一个传输线问题，必须考虑信号反射，阻抗匹配等问题。
信号在印制板上的延迟时间与引线的特性阻抗有关，即与印制线路板材料的介电常数有关。可以粗略地认为，信号在印制板引线的传输速度，约为光速的1/3到1/2之间。微控制器构成的系统中常用逻辑电话元件的Tr（标准延迟时间）为3到18ns之间。
在印制线路板上，信号通过一个7W的电阻和一段25cm长的引线，线上延迟时间大致在4~20ns之间。也就是说，信号在印刷线路上的引线越短越好，最长不宜超过25cm。而且过孔数目也应尽量少，最好不多于2个。
当信号的上升时间快于信号延迟时间，就要按照快电子学处理。此时要考虑传输线的阻抗匹配，对于一块印刷线路板上的集成块之间的信号传输，要避免出现Td＞Trd的情况，印刷线路板越大系统的速度就越不能太快。用以下结论归纳印刷线路板设计的一个规则：信号在印刷板上传输，
其延迟时间不应大于所用器件的标称延迟时间。
(3)减小信号线间的交叉干扰：A点一个上升时间为Tr的阶跃信号通过引线AB传向B端。信号在AB线上的延迟时间是Td。在D点，由于A点信号的向前传输，到达B点后的信号反射和AB线的延迟，Td时间以后会感应出一个宽度为Tr的页脉冲信号。在C点，由于AB上信号的传输与反射，会感应出一个宽度为信号在AB线上的延迟时间的两倍，即2Td的正脉冲信号。这就是信号间的交叉干扰。干扰信号的强度与C点信号的di/at有关，与线间距离有关。当两信号线不是很长时，AB上看到的实际是两个脉冲的迭加。
CMOS工艺制造的微控制由输入阻抗高，噪声高，噪声容限也很高，数字电路是迭加100~200mv噪声并不影响其工作。若图中AB线是一模拟信号，这种干扰就变为不能容忍。如印刷线路板为四层板，其中有一层是大面积的地，或双面板，信号线的反面是大面积的地时，这种信号间的交叉干扰就会变小。原因是，大面积的地减小了信号线的特性阻抗，信号在D端的反射大为减小。特性阻抗与信号线到地间的介质的介电常数的平方成反比，与介质厚度的自然对数成正比。若AB线为一模拟信号，要避免数字电路信号线CD对AB的干扰，AB线下方要有大面积的地，AB线到CD线的距离要大于AB线与地距离的2~3倍。可用局部屏蔽地，在有引结的一面引线左右两侧布以地线。
(4)减小来自电源的噪声电源在向系统提供能源的同时，也将其噪声加
到所供电的电源上。电路中微控制器的复位线，中断线，以及其它一些控制线最容易受外界噪声的干扰。电网上的强干扰通过电源进入电路，即使电池供电的系统，电池本身也有高频噪声。模拟电路中的模拟信号更经受不住来自电源的干扰。
(5)注意印刷线板与元器件的高频特性在高频情况下，印刷线路板上的引线，过孔，电阻、电容、接插件的分布电感与电容等不可忽略。电容的分布电感不可忽略，电感的分布电容不可忽略。电阻产生对高频信号的反射，引线的分布电容会起作用，当长度大于噪声频率相应波长的1/20时，就产生天线效应，噪声通过引线向外发射。印刷线路板的过孔大约引起0.6pf的电容。一个集成电路本身的封装材料引入2~6pf电容。一个线路板上的接插件，有520nH的分布电感。一个双列直扦的24引脚集成电路扦座，引入4~18nH的分布电感。这些小的分布参数对于这行较低频率下的微控制器系统中是可以忽略不计的；而对于高速系统必须予以特别注意。
(6)元件布置要合理分区元件在印刷线路板上排列的位置要充分考虑抗电磁干扰问题，原则之一是各部件之间的引线要尽量短。在布局上，要把模拟信号部分，高速数字电路部分，噪声源部分（如继电器，大电流开关等）这三部分合理地分开，使相互间的信号耦合为最小。G处理好接地线印刷电路板上，电源线和地线最重要。克服电磁干扰，最主要的手段就是接地。
对于双面板，地线布置特别讲究，通过采用单点接地法，电源和地是从电源的两端接到印刷线路板上来的，电源一个接点，地一个接点。印刷线路板上，要有多个返回地线，这些都会聚到回电源的那个接点上，就是所谓单点接地。所谓模拟地、数字地、大功率器件地开分，是指布线分开，而最后都汇集到这个接地点上来。与印刷线路板以外的信号相连时，通常采用屏蔽电缆。对于高频和数字信号，屏蔽电缆两端都接地。低频模拟信号用的屏蔽电缆，一端接地为好。
对噪声和干扰非常敏感的电路或高频噪声特别严重的电路应该用金属罩屏蔽起来。
(7)用好去耦电容。好的高频去耦电容可以去除高到1GHZ的高频成份。陶瓷片电容或多层陶瓷电容的高频特性较好。设计印刷线路板时，每个集成电路的电源，地之间都要加一个去耦电容。去耦电容有两个作用：一方面是本集成电路的蓄能电容，提供和吸收该集成电路开门关门瞬间的充放电能；另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容为0.1uf的去耦电容有5nH分布电感，它的并行共振频率大约在7MHz左右，也就是说对于10MHz以下的噪声有较好的去耦作用，对40MHz以上的噪声几乎不起作用。
1uf，10uf电容，并行共振频率在20MHz以上，去除高频率噪声的效果要好一些。在电源进入印刷板的地方和一个1uf或10uf的去高频电容往往是有利的，即使是用电池供电的系统也需要这种电容。每10片左
右的集成电路要加一片充放电电容，或称为蓄放电容，电容大小可选10uf。最好不用电解电容，电解电容是两层溥膜卷起来的，这种卷起来的结构在高频时表现为电感，最好使用胆电容或聚碳酸酝电容。
去耦电容值的选取并不严格，可按C=1/f计算；即10MHz取0.1uf，对微控制器构成的系统，取0.1~0.01uf之间都可以。
3、 降低噪声与电磁干扰的一些经验。
(1) 能用低速芯片就不用高速的，高速芯片用在关键地方。 (2) 可用串一个电阻的办法，降低控制电路上下沿跳变速率。 (3) 尽量为继电器等提供某种形式的阻尼。 (4) 使用满足系统要求的最低频率时钟。
(5) 时钟产生器尽量靠近到用该时钟的器件。石英晶体振荡器外壳要接地(6)用地线将时钟区圈起来，时钟线尽量短。 （7）I/O驱动电路尽量靠近印刷板边，让其尽快离开印刷板。对进入印制板的信号要加滤波，从高噪声区来的信号也要加滤波，同时用串终端电阻的办法，减小信号反射。
(8) MCD无用端要接高，或接地，或定义成输出端，集成电路上该接电源地的端都要接，不要悬空。
(9) 闲置不用的门电路输入端不要悬空，闲置不用的运放正输入端接地，负输入端接输出端。
(10) 印制板尽量使用45折线而不用90折线布线以减小高频信
号对外的发射与耦合。
(11) 印制板按频率和电流开关特性分区，噪声元件与非噪声元件要距离再远一些。
(12) 单面板和双面板用单点接电源和单点接地、电源线、地线尽量粗，经济是能承受的话用多层板以减小电源，地的容生电感。 (13) 时钟、总线、片选信号要远离I/O线和接插件。 (14) 模拟电压输入线、参考电压端要尽量远离数字电路信号线，特别是时钟。
(15) 对A/D类器件，数字部分与模拟部分宁可统一下也不要交叉。
(16) 时钟线垂直于I/O线比平行I/O线干扰小，时钟元件引脚远离I/O电缆。
(17) 元件引脚尽量短，去耦电容引脚尽量短。
(18) 关键的线要尽量粗，并在两边加上保护地。高速线要短要直。
(19) 对噪声敏感的线不要与大电流，高速开关线平行。 (20) 石英晶体下面以及对噪声敏感的器件下面不要走线。 (21) 弱信号电路，低频电路周围不要形成电流环路。
(22) 任何信号都不要形成环路，如不可避免，让环路区尽量小。 (23) 每个集成电路一个去耦电容。每个电解电容边上都要加一
个小的高频旁路电容。
(24)用大容量的钽电容或聚酷电容而不用电解电容作电路充放电储能电容。使用管状电容时，外壳要接地
高速PCB设计指南之五
第一篇DSP系统的降噪技术
随着高速DSP（数字信号处理器）和外设的出现，新产品设计人员面临着电磁干扰（EMI）日益严重的威胁。早期，把发射和干扰问题称之为EMI或RFI（射频干扰）。现在用更确定的词“干扰兼容性”替代。电磁兼容性（EMC）包含系统的发射和敏感度两方面的问题。假若干扰不能完全消除，但也要使干扰减少到最小。如果一个DSP系统符合下面三个条件，则该系统是电磁兼容的。 1．对其它系统不产生干扰。 2．对其它系统的发射不敏感。 3．对系统本身不产生干扰。
干扰定义
当干扰的能量使接收器处在不希望的状态时引起干扰。干扰的产生不是直接的（通过导体、公共阻抗耦合等）就是间接的（通过串扰或辐射耦合）。电磁干扰的产生是通过导体和通过辐射。很多电磁发射源，如光照、继电器、DC电机和日光灯都可引起干扰。AC电源线、互连电缆、金属电缆和子系统的内部电路也都可能产生辐射或接收到不希望的信号。在高速数字电路中，时钟电路通常是宽带噪声的最
大产生源。在快速DSP中，这些电路可产生高达300MHz的谐波失真，在系统中应该把它们去掉。在数字电路中，最容易受影响的是复位线、中断线和控制线。
传导性EMI
一种最明显而往往被忽略的能引起电路中噪声的路径是经过导体。一条穿过噪声环境的导线可检拾噪声并把噪声送到另外电路引起干扰。设计人员必须避免导线捡拾噪声和在噪声产生引起干扰前，用去耦办法除去噪声。最普通的例子是噪声通过电源线进入电路。若电源本身或连接到电源的其它电路是干扰源，则在电源线进入电路之前必须对其去耦。
共阻抗耦合
当来自两个不同电路的电流流经一个公共阻抗时就会产生共阻抗耦合。阻抗上的压降由两个电路决定。来自两个电路的地电流流经共地阻抗。电路1的地电位被地电流2调制。噪声信号或DC补偿经共地阻抗从电路2耦合到电路1。
辐射耦合
经辐射的耦合通称串扰，串扰发生在电流流经导体时产生电磁场，而电磁场在邻近的导体中感应瞬态电流。
辐射发射
辐射发射有两种基本类型：差分模式（DM）和共模（CM）。共模辐射或单极天线辐射是由无意的压降引起的，它使电路中所有地连接抬高到系统地电位之上。就电场大小而言，CM辐射是比DM辐射更为严重的问题。为使CM辐射最小，必须用切合实际的设计使共模电流降到零。
影响EMC的因数
电压——电源电压越高，意味着电压振幅越大而发射就更多，而低电源电压影响敏感度。
频率——高频产生更多的发射，周期性信号产生更多的发射。在高频数字系统中，当器件开关时产生电流尖峰信号；在模拟系统中，当负载电流变化时产生电流尖峰信号。
接地——对于电路设计没有比可靠和完美的电源系统更重要的事情。在所有EMC问题中，主要问题是不适当的接地引起的。有三种信号接地方法：单点、多点和混合。在频率低于1MHz时可采用单点接地方法，但不适于高频。在高频应用中，最好采用多点接地。混合接地是低频用单点接地而高频用多点接地的方法。地线布局是关键的。高频数字电路和低电平模拟电路的地回路绝对不能混合。 PCB设计——适当的印刷电路板（PCB）布线对防止EMI是至关重要的。 电源去耦——当器件开关时，在电源线上会产生瞬态电流，必须衰减和滤掉这些瞬态电流来自高di/dt源的瞬态电流导致地和线迹“发射”电压。高di/dt产生大范围高频电流，激励部件和缆线辐射。流经导线的电流变化和电感会导致压降，减小电感或电流随时间的变化可使该压降最小。
降低噪声的技术
防止干扰有三种方法： 1．抑制源发射。
2．使耦合通路尽可能地无效。
3．使接收器对发射的敏感度尽量小。
下面介绍板级降噪技术。板级降噪技术包括板结构、线路安排和滤波。 板结构降噪技术包括： *采用地和电源平板
*平板面积要大，以便为电源去耦提供低阻抗 *使表面导体最少
*采用窄线条（4到8密耳）以增加高频阻尼和降低电容耦合 *分开数字、模拟、接收器、发送器地/电源线 *根据频率和类型分隔PCB上的电路
*不要切痕PCB，切痕附近的线迹可能导致不希望的环路 *采用多层板密封电源和地板层之间的线迹 *避免大的开环板层结构
*PCB联接器接机壳地，这为防止电路边界处的辐射提供屏蔽 *采用多点接地使高频地阻抗低
*保持地引脚短于波长的1/20,以防止辐射和保证低阻抗线路安排降噪技术包括用45。而不是90。线迹转向，90。转向会增加电容并导致传输线特性阻抗变化 *保持相邻激励线迹之间的间距大于线迹的宽度以使串扰最小 *时钟信号环路面积应尽量小
*高速线路和时钟信号线要短和直接连接
*敏感的线迹不要与传输高电流快速开关转换信号的线迹并行
*不要有浮空数字输入，以防止不必要的开关转换和噪声产生 *避免在晶振和其它固有噪声电路下面有供电线迹 *相应的电源、地、信号和回路线迹要平行以消除噪声 *保持时钟线、总线和片使能与输入/输出线和连接器分隔 *路线时钟信号正交I/O信号
*为使串扰最小，线迹用直角交叉和散置地线
*保护关键线迹（用4密耳到8密耳线迹以使电感最小，路线紧靠地板层，板层之间夹层结构，保护夹层的每一边都有地） 滤波技术包括：
*对电源线和所有进入PCB的信号进行滤波
*在IC的每一个点原引脚用高频低电感陶瓷电容（14MHz用0.1UF，超过15MHz用0.01UF）进行去耦
*旁路模拟电路的所有电源供电和基准电压引脚 *旁路快速开关器件
*在器件引线处对电源/地去耦 *用多级滤波来衰减多频段电源噪声 其它降噪设计技术有： *把晶振安装嵌入到板上并接地 *在适当的地方加屏蔽
*用串联终端使谐振和传输反射最小，负载和线之间的阻抗失配会导致信号部分反
射，反射包括瞬时扰动和过冲，这会产生很大的EMI *安排邻近地线紧靠信号线以便更有效地阻止出现电场
*把去耦线驱动器和接收器适当地放置在紧靠实际的I/O接口处，这可降低到PCB其它电路的耦合，并使辐射和敏感度降低
*对有干扰的引线进行屏蔽和绞在一起以消除PCB上的相互耦合 *在感性负载上用箝位二极管
EMC是DSP系统设计所要考虑的重要问题，应采用适当的降噪技术使DSP系统符合EMC要求
第二篇PowerPCB在印制电路板设计中的应用技术
作者:中国船舶工业总公司第七0七研究所谷健
印制电路板（PCB）是电子产品中电路元件和器件的支撑件。它提供电路元件和器件之间的电气连接。随着电子技术的飞速发展，PCB的密度越来越高。PCB设计的好坏对抗干扰能力影响很大。实践证明，即使电路原理图设计正确，印制电路板设计不当，也会对电子产品的可靠性产生不利影响。例如，如果印制板两条细平行线靠得很近，则会形成信号波形的延迟，在传输线的终端形成反射噪声。因此，在设计印制电路板的时候，应注意采用正确的方法，遵守PCB设计的一般原则，并应符合抗干扰设计的要求。
一、PCB设计的一般原则
要使电子电路获得最佳性能，元器件的布局及导线的布设是很重要的。为了设计
质量好、造价低的PCB，应遵循以下的一般性原则：
1.布局
首先，要考虑PCB尺寸大小。PCB尺寸过大时，印制线条长，阻抗增加，抗噪声能力下降，成本也增加；过小，则散热不好，且邻近线条易受干扰。在确定PCB尺寸后，再确定特殊元件的位置。最后，根据电路的功能单元，对电路的全部元器件进行布局。
在确定特殊元件的位置时要遵守以下原则：
（1）尽可能缩短高频元器件之间的连线，设法减少它们的分布参数和相互间的电磁干扰。易受干扰的元器件不能相互挨得太近，输入和输出元件应尽量远离。 （2）某些元器件或导线之间可能有较高的电位差，应加大它们之间的距离，以免放电引出意外短路。带高电压的元器件应尽量布置在调试时手不易触及的地方。 （3）重量超过15g的元器件，应当用支架加以固定，然后焊接。那些又大又重、发热量多的元器件，不宜装在印制板上，而应装在整机的机箱底板上，且应考虑散热问题。热敏元件应远离发热元件。
（4）对于电位器、可调电感线圈、可变电容器、微动开关等可调元件的布局应考虑整机的结构要求。若是机内调节，应放在印制板上方便调节的地方；若是机外调节，其位置要与调节旋钮在机箱面板上的位置相适应。 （5）应留出印制板定位孔及固定支架所占用的位置。
根据电路的功能单元。对电路的全部元器件进行布局时，要符合以下原则： （1）按照电路的流程安排各个功能电路单元的位置，使布局便于信号流通，并使
信号尽可能保持一致的方向。
（2）以每个功能电路的核心元件为中心，围绕它来进行布局。元器件应均匀、整齐、紧凑地排列在PCB上。尽量减少和缩短各元器件之间的引线和连接。 （3）在高频下工作的电路，要考虑元器件之间的分布参数。一般电路应尽可能使元器件平行排列。这样，不但美观，而且装焊容易，易于批量生产。
（4）位于电路板边缘的元器件，离电路板边缘一般不小于2mm。电路板的最佳形状为矩形。长宽双为3:2或4:3。电路板面尺寸大于200×150mm时，应考虑电路板所受的机械强度。
2.布线
布线的原则如下：
（1）输入输出端用的导线应尽量避免相邻平行。最好加线间地线，以免发生反馈藕合。
（2）印制板导线的最小宽度主要由导线与绝缘基板间的粘附强度和流过它们的电流值决定。当铜箔厚度为0.5mm、宽度为1～15mm时，通过2A的电流，温度不会高于3℃。因此，导线宽度为1.5mm可满足要求。对于集成电路，尤其是数字电路，通常选0.02～0.3mm导线宽度。当然，只要允许，还是尽可能用宽线，尤其是电源线和地线。导线的最小间距主要由最坏情况下的线间绝缘电阻和击穿电压决定。对于集成电路，尤其是数字电路，只要工艺允许，可使间距小于5～8mil。 （3）印制导线拐弯处一般取圆弧形，而直角或夹角在高频电路中会影响电气性能。此外，尽量避免使用大面积铜箔，否则，长时间受热时，易发生铜箔膨胀和脱落
现象。必须用大面积铜箔时，最好用栅格状。这样有利于排除铜箔与基板间粘合剂受热产生的挥发性气体。 3.焊盘
焊盘中心孔要比器件引线直径稍大一些。焊盘太大易形成虚焊。焊盘外径D一般不小于（d+1.2）mm，其中d为引线孔径。对高密度的数字电路，焊盘最小直径可取(d+1.0)mm。
二、PCB及电路抗干扰措施
印制电路板的抗干扰设计与具体电路有着密切的关系，这里仅就PCB抗干扰设计的几项常用措施做一些说明。 1.电源线设计
根据印制线路板电流的大小，尽量加粗电源线宽度，减少环路电阻。同时，使电源线、地线的走向和数据传递的方向一致，这样有助于增强抗噪声能力。 2.地线设计
在电子产品设计中，接地是控制干扰的重要方法。如能将接地和屏蔽正确结合起来使用，可解决大部分干扰问题。电子产品中地线结构大致有系统地、机壳地（屏蔽地）、数字地（逻辑地）和模拟地等。在地线设计中应注意以下几点： （1）正确选择单点接地与多点接地
在低频电路中，信号的工作频率小于1MHz，它的布线和器件间的电感影响较小，而接地电路形成的环流对干扰影响较大，因而应采用一点接地的方式。当信号工作频率大于10MHz时，地线阻抗变得很大，此时应尽量降低地线阻抗，应采用就
近多点接地。当工作频率在1～10MHz时，如果采用一点接地，其地线长度不应超过波长的1/20，否则应采用多点接地法。 （2）数字地与模拟地分开。
电路板上既有高速逻辑电路，又有线性电路，应使它们尽量分开，而两者的地线不要相混，分别与电源端地线相连。低频电路的地应尽量采用单点并联接地，实际布线有困难时可部分串联后再并联接地。高频电路宜采用多点串联接地，地线应短而粗，高频元件周围尽量用栅格状大面积地箔。要尽量加大线性电路的接地面积。
（3）接地线应尽量加粗。
若接地线用很细的线条，则接地电位则随电流的变化而变化，致使电子产品的定时信号电平不稳，抗噪声性能降低。因此应将接地线尽量加粗，使它能通过三倍于印制电路板的允许电流。如有可能，接地线的宽度应大于3mm。 （4）接地线构成闭环路。
设计只由数字电路组成的印制电路板的地线系统时，将接地线做成闭路可以明显地提高抗噪声能力。其原因在于：印制电路板上有很多集成电路元件，尤其遇有耗电多的元件时，因受接地线粗细的，会在地线上产生较大的电位差，引起抗噪能力下降，若将接地线构成环路，则会缩小电位差值，提高电子设备的抗噪声能力。 3.退藕电容配置
PCB设计的常规做法之一是在印制板的各个关键部位配置适当的退藕电容。退藕
电容的一般配置原则是：
（1）电源输入端跨接10～100uf的电解电容器。如有可能，接100uF以上的更好。
（2）原则上每个集成电路芯片都应布置一个0.01pF的瓷片电容，如遇印制板空隙不够，可每4～8个芯片布置一个1～10pF的钽电容。
（3）对于抗噪能力弱、关断时电源变化大的器件，如RAM、ROM存储器件，应在芯片的电源线和地线之间直接接入退藕电容。
（4）电容引线不能太长，尤其是高频旁路电容不能有引线。 此外，还应注意以下两点：
（1）在印制板中有接触器、继电器、按钮等元件时，操作它们时均会产生较大火花放电，必须采用RC电路来吸收放电电流。一般R取1～2K，C取2.2～47uF。 （2）CMOS的输入阻抗很高，且易受感应，因此在使用时对不用端要接地或接正电源。
三、PowerPCB简介
PowerPCB是美国Innoveda公司软件产品。
PowerPCB能够使用户完成高质量的设计，生动地体现了电子设计工业界各方面的内容。其约束驱动的设计方法可以减少产品完成时间。你可以对每一个信号定义安全间距、布线规则以及高速电路的设计规则，并将这些规划层次化的应用到板上、每一层上、每一类网络上、每一个网络上、每一组网络上、每一个管脚对上，以确保布局布线设计的正确性。它包括了丰富多样的功能，包括簇布局工具、
动态布线编辑、动态电性能检查、自动尺寸标注和强大的CAM输出能力。它还有集成第三方软件工具的能力，如SPECCTRA布线器。 四、PowerPCB使用技巧
PowerPCB目前已在我所推广使用，它的基本使用技术已有培训教材进行了详细的讲解，而对于我所广大电子应用工程师来说，其问题在于已经熟练掌握了TANGO之类的布线工具之后，如何转到PowerPCB的应用上来。所以，本文就此类应用和培训教材上没有讲到，而我们应用较多的一些技术技巧作了论述。 1.输入的规范问题
对于大多数使用过TANGO的人来说，刚开始使用PowerPCB的时候，可能会觉得PowerPCB的太多。因为PowerPCB对原理图输入和原理图到PCB的规则传输上是以保证其正确性为前提的。所以，它的原理图中没有能够将一根电气连线断开的功能，也不能随意将一根电气连线在某个位置停止，它要保证每一根电气连线都要有起始管脚和终止管脚，或是接在软件提供的连接器上，以供不同页面间的信息传输。这是它防止错误发生的一种手段，其实，也是我们应该遵守的一种规范化的原理图输入方式。
在PowerPCB设计中，凡是与原理图网表不一致的改动都要到ECO方式下进行，但它给用户提供了OLE链接，可以将原理图中的修改传到PCB中，也可以将PCB中的修改传回原理图。这样，既防止了由于疏忽引起的错误，又给真正需要进行修改提供了方便。但是，要注意的是，进入ECO方式时要选择“写ECO文件”选项，而只有退出ECO方式，才会进行写ECO文件操作。
2.电源层和地层的选择
PowerPCB中对电源层和地层的设置有两种选择，CAMPlane和Split/Mixed。Split/Mixed主要用于多个电源或地共用一个层的情况，但只有一个电源和地时也可以用。它的主要优点是输出时的图和光绘的一致，便于检查。而CAMPlane用于单个的电源或地，这种方式是负片输出，要注意输出时需加上第25层。第25层包含了地电信息，主要指电层的焊盘要比正常的焊盘大20mil左右的安全距离，保证金属化过孔之后，不会有信号与地电相连。这就需要每个焊盘都包含有第25层的信息。而我们自己建库时往往会忽略这个问题，造成使用Split/Mixed选项。 3.推挤还是不推挤
PowerPCB提供了一个很好用的功能就是自动推挤。当我们手动布线时，印制板在我们的完全控制之下，打开自动推挤的功能，会感到非常的方便。但是如果在你完成了预布线之后，要自动布线时，最好将预布好的线固定住，否则自动布线时，软件会认为此线段可移动，而将你的工作完全推翻，造成不必要的损失。 4.定位孔的添加
我们的印制板往往需要加一些安装定位孔，但是对于PowerPCB来说，这就属于与原理图不一样的器件摆放，需要在ECO方式下进行。但如果在最后的检查中，软件因此而给出我们许多的错误，就不大方便了。这种情况可以将定位孔器件设为非ECO注册的即可。
在编辑器件窗口下，选中“编辑电气特性”按钮，在该窗口中，选中“普通”项，不选中“ECO注册”项。这样在检查时，PowerPCB不会认为这个器件是需要与
网表比较的，不会出现不该有的错误。 5.添加新的电源封装
由于我们的国际与美国软件公司的标准不太一致，所以我们尽量配备了国际库供大家使用。但是电源和地的新符号，必须在软件自带的库中添加，否则它不会认为你建的符号是电源。
所以当我们要建一个符合国标的电源符号时，需要先打开现有的电源符号组，选择“编辑电气连接”按钮，点按“添加”按钮，输入你新建的符号的名字等信息。然后，再选中“编辑门封装”按钮，选中你刚刚建立的符号名，绘制出你需要的形状，退出绘图状态，保存。这个新的符号就可以在原理图中调出了。 6.空脚的设置
我们用的器件中，有的管脚本身就是空脚，标志为NC。当我们建库的时候，就要注意，否则标志为NC的管脚会连在一起。这是由于你在建库时将NC管脚建在了“SINGAL_PINS”中，而PowerPCB认为“SINGAL_PINS”中的管脚是隐含的缺省管脚，是有用的管脚，如VCC和GND。所以，如果的NC管脚，必须将它们从“SINGAL_PINS”中删除掉，或者说，你根本无需理睬它，不用作任何特殊的定义。 7.三极管的管脚对照
三极管的封装变化很多，当自己建三极管的库时，我们往往会发现原理图的网表传到PCB中后，与自己希望的连接不一致。这个问题主要还是出在建库上。 由于三极管的管脚往往用E，B，C来标志，所以在创建自己的三极管库时，要在
“编辑电气连接”窗口中选中“包括文字数字管脚”复选框，这时，“文字数字管脚”标签被点亮，进入该标签，将三极管的相应管脚改为字母。这样，与PCB封装对应连线时会感到比较便于识别。 8.表面贴器件的预处理
现在，由于小型化的需求，表面贴器件得到越来越多的应用。在布图过程中，表面贴器件的处理很重要，尤其是在布多层板的时候。因为，表面贴器件只在一层上有电气连接，不象双列直插器件在板子上的放置是通孔，所以，当别的层需要与表面器件相连时就要从表面贴器件的管脚上拉出一条短线，打孔，再与其它器件连接，这就是所谓的扇入（FAN-IN），扇出（FAN-OUT）操作。
如果需要的话，我们应该首先对表面贴器件进行扇入，扇出操作，然后再进行布线，这是因为如果我们只是在自动布线的设置文件中选择了要作扇入，扇出操作，软件会在布线的过程中进行这项操作，这时，拉出的线就会曲曲折折，而且比较长。所以，我们可以在布局完成后，先进入自动布线器，在设置文件中只选择扇入，扇出操作，不选择其它布线选项，这样从表面贴器件拉出来的线比较短，也比较整齐。
9.将板图加入AUTOCAD
有时我们需要将印制板图加入到结构图中，这时可以通过转换工具将PCB文件转换成AUTOCAD能够识别的格式。在PCB绘图框中，选中“文件”菜单中的“输出”菜单项，在弹出的文件输出窗口中将保存类型设为DXF文件，再保存。你就可以AUTOCAD中打开个这图了。
当然，PADS中有自动标注功能，可以对画好的印制板进行尺寸标注，自动显示出板框或定位孔的位置。要注意的是，标注结果在Drill-Drawing层要想在其它的输出图上加上标注，需要在输出时，特别加上这一层才行。 10.PowerPCB与ViewDraw的接口
用ViewDraw的原理图，可以产生PowerPCB的表，而PowerPCB读入网表后，一样可以进行自动布线等功能，而且，PowerPCB中有链接工具，可以与VIEWDRAW的原理图动态链接、修改，保持电气连接的一致性。
但是，由于软件修改升级的版本的差别，有时两个软件对器件名称的定义不一致，会造成网表传输错误。要避免这种错误的发生，最好专门建一个存放ViewDraw与PowerPCB对应器件的库，当然这只是针对于一部分不匹配的器件来说的。可以用PowerPCB中的拷贝功能，很方便地将已存在的PowerPCB中的其它库里的元件封装拷贝到这个库中，存成与VIEWDRAW中相对应的名字。 11.生成光绘文件
以前，我们做印制板时都是将印制板图拷在软盘上，直接给制版厂。这种做法保密性差，而且很烦琐，需要给制版厂另写很详细的说明文件。现在，我们用PowerPCB直接生产光绘文件给厂家就可以了。从光绘文件的名字上就可以看出这是第几层的走线，是丝印还是阻焊，十分方便，又安全。 转光绘文件步骤：
A．在PowerPCB的CAM输出窗口的DEVICESETUP中将APERTURE改为999。 B．转走线层时，将文档类型选为ROUTING，然后在LAYER中选择板框和你需
要放在这一层上的东西。不注意的是，转走线时要将LINE,TEXT去掉（除非你要在线路上做铜字）。
C．转阻焊时，将文档类型选为SOLD_MASK，在顶层阻焊中要将过孔选中。 D．转丝印时，将文档类型选为SILKSCREEN，其余参照步骤B和C。 E．转钻孔数据时，将文档类型选为NCDRILL，直接转换。
注意，转光绘文件时要先预览一下，预览中的图形就是你要的光绘输出的图形，所以要看仔细，以防出错。
有了对印制板设计的经验，如PowerPCB的强大功能，画复杂印制板已不是令人烦心的事情了。值得高兴的是，我们现在已经有了将TANGO的PCB转换成PowerPCB的工具，熟悉TANGO的广大科技人员可以更加方便的加入到PowerPCB绘图的行列中来，更加方便快捷地绘制出满意的印制板
第三篇PCB互连设计过程中最大程度降低RF效应的基本方法
电路板系统的互连包括：芯片到电路板、PCB板内互连以及PCB与外部器件之间的三类互连。在RF设计中，互连点处的电磁特性是工程设计面临的主要问题之一，本文介绍上述三类互连设计的各种技巧，内容涉及器件安装方法、布线的隔离以及减少引线电感的措施等等。
目前有迹象表明，印刷电路板设计的频率越来越高。随着数据速率的不断增长，数据传送所要求的带宽也促使信号频率上限达到1GHz，甚至更高。这种高频信号技术虽然远远超出毫米波技术范围(30GHz)，但的确也涉及RF和低端微波技术。
RF工程设计方法必须能够处理在较高频段处通常会产生的较强电磁场效应。这些电磁场能在相邻信号线或PCB线上感生信号，导致令人讨厌的串扰(干扰及总噪声)，并且会损害系统性能。回损主要是由阻抗失配造成，对信号产生的影响如加性噪声和干扰产生的影响一样。
高回损有两种负面效应：1.信号反射回信号源会增加系统噪声，使接收机更加难以将噪声和信号区分开来；2.任何反射信号基本上都会使信号质量降低，因为输入信号的形状出现了变化。
尽管由于数字系统只处理1和0信号并具有非常好的容错性，但是高速脉冲上升时产生的谐波会导致频率越高信号越弱。尽管前向纠错技术可以消除一些负面效应，但是系统的部分带宽用于传输冗余数据，从而导致系统性能的降低。一个较好的解决方案是让RF效应有助于而非有损于信号的完整性。建议数字系统最高频率处(通常是较差数据点)的回损总值为-25dB，相当于VSWR为1.1。 PCB设计的目标是更小、更快和成本更低。对于RFPCB而言，高速信号有时会PCB设计的小型化。目前，解决串扰问题的主要方法是进行接地层管理，在布线之间进行间隔和降低引线电感(studcapacitance)。降低回损的主要方法是进行阻抗匹配。此方法包括对绝缘材料的有效管理以及对有源信号线和地线进行隔离，尤其在状态发生跳变的信号线和地之间更要进行间隔。
由于互连点是电路链上最为薄弱的环节，在RF设计中，互连点处的电磁性质是工程设计面临的主要问题，要考察每个互连点并解决存在的问题。电路板系统的互连包括芯片到电路板、PCB板内互连以及PCB与外部装置之间信号输入/输
出等三类互连。
一、芯片到PCB板间的互连
PentiumIV以及包含大量输入/输出互连点的高速芯片已经面世。就芯片本身而言，其性能可靠，并且处理速率已经能够达到1GHz。在最近GHz互连研讨会()上，最令人激动之处在于：处理I/O数量和频率不断增长问题的方法已经广为人知。芯片与PCB互连的最主要问题是互连密度太高会导致PCB材料的基本结构成为互连密度增长的因素。会议上提出了一个创新的解决方案，即采用芯片内部的本地无线发射器将数据传送到邻近的电路板上。
无论此方案是否有效，与会人员都非常清楚：就高频应用而言，IC设计技术已远远领先于PCB设计技术。
二、PCB板内互连
进行高频PCB设计的技巧和方法如下： 1.传输线拐角要采用45°角，以降低回损(图1)；
2.要采用绝缘常数值按层次严格受控的高性能绝缘电路板。这种方法有利于对绝缘材料与邻近布线之间的电磁场进行有效管理。
3.要完善有关高精度蚀刻的PCB设计规范。要考虑规定线宽总误差为+/-0.0007英寸、对布线形状的下切(undercut)和横断面进行管理并指定布线侧壁电镀条件。对布线(导线)几何形状和涂层表面进行总体管理，对解决与微波频率相关的趋肤效应问题及实现这些规范相当重要。
4.突出引线存在抽头电感，要避免使用有引线的组件。高频环境下，最好使用
表面安装组件。
5.对信号过孔而言，要避免在敏感板上使用过孔加工(pth)工艺，因为该工艺会导致过孔处产生引线电感。如一个20层板上的一个过孔用于连接1至3层时，引线电感可影响4到19层。
6.要提供丰富的接地层。要采用模压孔将这些接地层连接起来防止3维电磁场对电路板的影响。
7.要选择非电解镀镍或浸镀金工艺，不要采用HASL法进行电镀。这种电镀表面能为高频电流提供更好的趋肤效应(图2)。此外，这种高可焊涂层所需引线较少，有助于减少环境污染。
8.阻焊层可防止焊锡膏的流动。但是，由于厚度不确定性和绝缘性能的未知性，整个板表面都覆盖阻焊材料将会导致微带设计中的电磁能量的较大变化。一般采用焊坝(solderdam)来作阻焊层。
如果你不熟悉这些方法，可向曾从事过军用微波电路板设计的经验丰富的设计工程师咨询。你还可同他们讨论一下你所能承受的价格范围。例如，采用背面覆铜共面(copper-backedcoplanar)微带设计比带状线设计更为经济，你可就此同他们进行讨论以便得到更好的建议。优秀的工程师可能不习惯考虑成本问题，但是其建议也是相当有帮助的。现在要尽量对那些不熟悉RF效应、缺乏处理RF效应经验的年轻工程师进行培养，这将会是一项长期工作。
此外，还可以采用其他解决方案，如改进计算机型，使之具备RF效应处理能力。
三、PCB与外部装置互连
现在可以认为我们解决了板上以及各个分立组件互连上的所有信号管理问题。那么怎么解决从电路板到连接远端器件导线的信号输入/输出问题呢？同轴电缆技术的创新者TrompeterElectronics公司正致力于解决这个问题，并已经取得一些重要进展(图3)。另外，看一下图4中给出的电磁场。这种情况下，我们管理着微带到同轴电缆之间的转换。在同轴电缆中，地线层是环形交织的，并且间隔均匀。在微带中，接地层在有源线之下。这就引入了某些边缘效应，需在设计时了解、预测并加以考虑。当然，这种不匹配也会导致回损，必须最大程度减小这种不匹配以避免产生噪音和信号干扰。
电路板内阻抗问题的管理并不是一个可以忽略的设计问题。阻抗从电路板表层开始，然后通过一个焊点到接头，最后终结于同轴电缆处。由于阻抗随频率变化，频率越高，阻抗管理越难。在宽带上采用更高频率来传输信号的问题看来是设计中面临的主要问题。
本文总结
PCB平台技术需要不断改进以达到集成电路设计人员的要求。PCB设计中高频信号的管理以及PCB电路板上信号输入/输出的管理都需要不断的改进。无论以后会发生什么令人激动的创新，我都认为带宽将会越来越高，而采用高频信号技术就是实现这种带宽不断增长的前提。
因篇幅问题不能全部显示，请点此查看更多更全内容